JPH05343998A - 逐次変換型ａ／ｄ変換装置 - Google Patents
逐次変換型ａ／ｄ変換装置Info
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- JPH05343998A JPH05343998A JP4176071A JP17607192A JPH05343998A JP H05343998 A JPH05343998 A JP H05343998A JP 4176071 A JP4176071 A JP 4176071A JP 17607192 A JP17607192 A JP 17607192A JP H05343998 A JPH05343998 A JP H05343998A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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Abstract
(57)【要約】
【目的】 変動の小さなアナログ入力信号の変換に対し
て、変換精度を落とすことなく、従来よりも短い変換時
間で変換を行える逐次変換型Ａ／Ｄ変換装置を得る。 【構成】 逐次変換型Ａ／Ｄ変換装置において、逐次変
換レジスタ２のビットの値を固定するビットを設定する
固定ビットレジスタ９と、その固定ビットを「１」又は
「０」に設定する固定値レジスタ８と、固定ビットレジ
スタ９で設定された逐次変換レジスタにおけるビットよ
りも下位のビットを設定する変換開始位置設定回路４Ｍ
とを備え、制御回路４では変換開始位置設定回路４Ｍで
設定されたビットから逐次変換を開始するようにした。
て、変換精度を落とすことなく、従来よりも短い変換時
間で変換を行える逐次変換型Ａ／Ｄ変換装置を得る。 【構成】 逐次変換型Ａ／Ｄ変換装置において、逐次変
換レジスタ２のビットの値を固定するビットを設定する
固定ビットレジスタ９と、その固定ビットを「１」又は
「０」に設定する固定値レジスタ８と、固定ビットレジ
スタ９で設定された逐次変換レジスタにおけるビットよ
りも下位のビットを設定する変換開始位置設定回路４Ｍ
とを備え、制御回路４では変換開始位置設定回路４Ｍで
設定されたビットから逐次変換を開始するようにした。
Description
【０００１】
【産業上の利用分野】本発明は逐次変換レジスタのビッ
ト値のアナログ変換値と、アナログ入力信号とを比較器
で比較し、この比較結果に応じて当該逐次変換レジスタ
の先頭ビットから下位ビットに渡り順次「１」又は
「０」に逐次変換する制御回路を備えた逐次変換型Ａ／
Ｄ変換装置に関するものである。
ト値のアナログ変換値と、アナログ入力信号とを比較器
で比較し、この比較結果に応じて当該逐次変換レジスタ
の先頭ビットから下位ビットに渡り順次「１」又は
「０」に逐次変換する制御回路を備えた逐次変換型Ａ／
Ｄ変換装置に関するものである。
【０００２】
【従来の技術】図１０，図１１に、従来の逐次変換型Ａ
／Ｄ変換装置の構成図及び要部構成図の一例を示す。図
１０において、１はアナログ入力信号とＤ／Ａ変換結果
の値とを比較する比較器、２はＤ／Ａ変換器へのデコ−
ド入力デ−タ及びＡ／Ｄ変換結果を格納する逐次変換レ
ジスタ、３は逐次変換レジスタ２のデジタル値（変換結
果）をアナログ値に変換するＤ／Ａ変換器、４は逐次変
換の制御回路、５はＡ／Ｄ変換の複数のアナログ入力信
号を選択する等の制御を行う制御回路、Ａはアナログ入
力信号、Ｂは逐次変換の制御回路４から逐次変換レジス
タ２に与えられるビット設定信号群、Ｃ及びＤは、Ａ／
Ｄ変換のその他の制御回路５から逐次変換の制御回路４
及び比較器１に与えられる１ビットの変換信号及びＡ／
Ｄ変換開始の信号、ＥはＤ／Ａ変換器３より出力される
比較電圧、Ｆは変換終了の信号である。また、図１１に
おいて、６ａはセット信号Ｓ，リセット信号Ｒを入力し
てセット，リセットに設定されるとともに、クロック
（ＣＬＫ）の入力の“Ｈ”期間にデ−タを取り込み、立
ち下がりに同期して、デ−タをラッチするラッチ回路、
６ｂは、クロック（ＣＬＫ）の入力の“Ｌ”期間にデ−
タを取り込み、立ち下がりに同期して、デ−タをラッチ
するラッチ回路であり、ラッチ回路６ａ，６ｂでシフタ
Ｓを構成する。７７〜７０，７Ｓは逐次変換の制御回路
４を構成するシフタＳのビットで、ビット７０方向に下
位となっている。Ｂ７〜Ｂ０は図１０のビット設定信号
Ｂに相当する逐次変換レジスタ２のビットａ７〜ａ０に
与えられるビット設定信号である。すなわち、制御回路
４はラッチ回路６ａ，６ｂを従続接続することにより構
成されるシフタＳより成り、各シフタＳによりビット７
７〜７０，７Ｓが構成される。
／Ｄ変換装置の構成図及び要部構成図の一例を示す。図
１０において、１はアナログ入力信号とＤ／Ａ変換結果
の値とを比較する比較器、２はＤ／Ａ変換器へのデコ−
ド入力デ−タ及びＡ／Ｄ変換結果を格納する逐次変換レ
ジスタ、３は逐次変換レジスタ２のデジタル値（変換結
果）をアナログ値に変換するＤ／Ａ変換器、４は逐次変
換の制御回路、５はＡ／Ｄ変換の複数のアナログ入力信
号を選択する等の制御を行う制御回路、Ａはアナログ入
力信号、Ｂは逐次変換の制御回路４から逐次変換レジス
タ２に与えられるビット設定信号群、Ｃ及びＤは、Ａ／
Ｄ変換のその他の制御回路５から逐次変換の制御回路４
及び比較器１に与えられる１ビットの変換信号及びＡ／
Ｄ変換開始の信号、ＥはＤ／Ａ変換器３より出力される
比較電圧、Ｆは変換終了の信号である。また、図１１に
おいて、６ａはセット信号Ｓ，リセット信号Ｒを入力し
てセット，リセットに設定されるとともに、クロック
（ＣＬＫ）の入力の“Ｈ”期間にデ−タを取り込み、立
ち下がりに同期して、デ−タをラッチするラッチ回路、
６ｂは、クロック（ＣＬＫ）の入力の“Ｌ”期間にデ−
タを取り込み、立ち下がりに同期して、デ−タをラッチ
するラッチ回路であり、ラッチ回路６ａ，６ｂでシフタ
Ｓを構成する。７７〜７０，７Ｓは逐次変換の制御回路
４を構成するシフタＳのビットで、ビット７０方向に下
位となっている。Ｂ７〜Ｂ０は図１０のビット設定信号
Ｂに相当する逐次変換レジスタ２のビットａ７〜ａ０に
与えられるビット設定信号である。すなわち、制御回路
４はラッチ回路６ａ，６ｂを従続接続することにより構
成されるシフタＳより成り、各シフタＳによりビット７
７〜７０，７Ｓが構成される。
【０００３】次に動作について説明する。まず、Ａ／Ｄ
変換の開始にともない、Ａ／Ｄ変換開始信号Ｄが、アク
ティブとなり、図１０の逐次変換の制御回路４のビット
７７のシフタがセットされる。これによって、１ビット
の変換信号の変化に同期して、ビット設定信号Ｂ７がア
クティブとなり、逐次変換レジスタ２の先頭ビットａ７
に「１」がセットされ、逐次変換レジスタ２はビットａ
７が「１」，ビットａ６〜ａ０が「０」に設定される。
この状態で逐次変換レジスタ２のデジタル値をＤ／Ａ変
換器３がアナログ値（比較電圧Ｅ）にデコ−ドし、この
比較電圧Ｅと外部から入力されるアナログ入力電圧Ａと
の比較を、１ビットの変換信号Ｃに同期して行い、この
比較結果が、アナログ入力信号ＡよりＤ／Ａ変換器３か
らの比較電圧Ｅの方が大きかった時のみ、変換と同時に
「１」がセットされたビットａ７のビットをクリアして
「０」にする。このようにして、まずビットａ７の変換
を行う。次に、ビットａ６の変換を行うために、再度、
１ビットの変換信号Ｃがアクティブとなる。これによ
り、ビット７７にセットされた「１」のデ−タがビット
７６にシフトし、ビット７７には「０」がラッチされ
る。これにより、ビット設定信号Ｂ６のみアクティブと
なり、ビットａ６に「１」がセットされ、ａ７がａ７の
変換結果（「１」又は「０」），ａ６が「１」，ａ５〜
ａ０が「０」の状態でデコ−ドされたＤ／Ａ変換器３か
らの比較電圧とアナログ入力電圧Ａとの比較が、１ビッ
トの変換信号Ｃに同期して行われる。ビットａ７の変換
時と同様に、アナログ入力電圧Ａよりも比較電圧Ｅの方
が大きかった時のみビットａ６をクリアする。このよう
に、変換開始によりビット７７にセットされた「１」の
デ−タを、１ビットの変換信号Ｃに同期して、逐次変換
の制御回路４を構成しているシフタＳのビット７６〜７
０へとシフトさせることにより、ビットａ７〜ａ０に順
に「１」をセットすることとし、ビットａ７〜ａ０のそ
れぞれの時に、Ｄ／Ａ変換器３によりデコ−ドされ、出
力される比較電圧Ｅとの比較を繰り返すことによって、
「１」がセットされたビット７７〜７０を「１」のまま
とするか「０」にクリアするかによって各ビットの値を
決定して、１つのＡ／Ｄ変換結果を逐次変換レジスタ２
に得る。さらに、ビット７Ｓまでデ−タがシフトすると
変換終了の信号Ｆがアクティブとなり変換を終了する。
このような逐次変換型Ａ／Ｄ変換装置は、例えば図１２
に示すように自動車のエンジンのラジエ−タ水温ＴＲ，
エンジンブ−スト圧力ＢＰ，車両加速度ＭＰ等の入力を
デジタル信号に変換するために用いられ、上記制御回路
５では上記ラジエ−タ水温ＴＲ，エンジンブ−スト圧力
ＢＰ，車両加速度ＭＰ等を選択的に比較器１に上記アナ
ログ信号Ａとして取り込んでデジタル信号に変換させ
る。
変換の開始にともない、Ａ／Ｄ変換開始信号Ｄが、アク
ティブとなり、図１０の逐次変換の制御回路４のビット
７７のシフタがセットされる。これによって、１ビット
の変換信号の変化に同期して、ビット設定信号Ｂ７がア
クティブとなり、逐次変換レジスタ２の先頭ビットａ７
に「１」がセットされ、逐次変換レジスタ２はビットａ
７が「１」，ビットａ６〜ａ０が「０」に設定される。
この状態で逐次変換レジスタ２のデジタル値をＤ／Ａ変
換器３がアナログ値（比較電圧Ｅ）にデコ−ドし、この
比較電圧Ｅと外部から入力されるアナログ入力電圧Ａと
の比較を、１ビットの変換信号Ｃに同期して行い、この
比較結果が、アナログ入力信号ＡよりＤ／Ａ変換器３か
らの比較電圧Ｅの方が大きかった時のみ、変換と同時に
「１」がセットされたビットａ７のビットをクリアして
「０」にする。このようにして、まずビットａ７の変換
を行う。次に、ビットａ６の変換を行うために、再度、
１ビットの変換信号Ｃがアクティブとなる。これによ
り、ビット７７にセットされた「１」のデ−タがビット
７６にシフトし、ビット７７には「０」がラッチされ
る。これにより、ビット設定信号Ｂ６のみアクティブと
なり、ビットａ６に「１」がセットされ、ａ７がａ７の
変換結果（「１」又は「０」），ａ６が「１」，ａ５〜
ａ０が「０」の状態でデコ−ドされたＤ／Ａ変換器３か
らの比較電圧とアナログ入力電圧Ａとの比較が、１ビッ
トの変換信号Ｃに同期して行われる。ビットａ７の変換
時と同様に、アナログ入力電圧Ａよりも比較電圧Ｅの方
が大きかった時のみビットａ６をクリアする。このよう
に、変換開始によりビット７７にセットされた「１」の
デ−タを、１ビットの変換信号Ｃに同期して、逐次変換
の制御回路４を構成しているシフタＳのビット７６〜７
０へとシフトさせることにより、ビットａ７〜ａ０に順
に「１」をセットすることとし、ビットａ７〜ａ０のそ
れぞれの時に、Ｄ／Ａ変換器３によりデコ−ドされ、出
力される比較電圧Ｅとの比較を繰り返すことによって、
「１」がセットされたビット７７〜７０を「１」のまま
とするか「０」にクリアするかによって各ビットの値を
決定して、１つのＡ／Ｄ変換結果を逐次変換レジスタ２
に得る。さらに、ビット７Ｓまでデ−タがシフトすると
変換終了の信号Ｆがアクティブとなり変換を終了する。
このような逐次変換型Ａ／Ｄ変換装置は、例えば図１２
に示すように自動車のエンジンのラジエ−タ水温ＴＲ，
エンジンブ−スト圧力ＢＰ，車両加速度ＭＰ等の入力を
デジタル信号に変換するために用いられ、上記制御回路
５では上記ラジエ−タ水温ＴＲ，エンジンブ−スト圧力
ＢＰ，車両加速度ＭＰ等を選択的に比較器１に上記アナ
ログ信号Ａとして取り込んでデジタル信号に変換させ
る。
【０００４】
【発明が解決しようとする課題】従来の逐次変換型Ａ／
Ｄ変換装置は以上のように構成されているため、変動の
小さなアナログ入力信号の変換に対しても、常に一定の
変換時間が必要であった。例えば、上記ラジエ−タ水温
ＴＲについては、エンジンスタ−ト後一定時間ｔ１経過
後では図１３に示すように時間経過に対するその変動幅
が僅かであり、ＴＲ１からＴＲ２までの一定の範囲Ｐを
変動するのみであるにもかかわらず、逐次変換レジスタ
２を先頭のビットから順次「１」に設定し、ここから逐
次変換を実行していたので、結果を得るのに時間を要し
ていた。
Ｄ変換装置は以上のように構成されているため、変動の
小さなアナログ入力信号の変換に対しても、常に一定の
変換時間が必要であった。例えば、上記ラジエ−タ水温
ＴＲについては、エンジンスタ−ト後一定時間ｔ１経過
後では図１３に示すように時間経過に対するその変動幅
が僅かであり、ＴＲ１からＴＲ２までの一定の範囲Ｐを
変動するのみであるにもかかわらず、逐次変換レジスタ
２を先頭のビットから順次「１」に設定し、ここから逐
次変換を実行していたので、結果を得るのに時間を要し
ていた。
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、変動の小さなアナログ入力信号の
変換に対して、変換精度を落とすことなく、従来よりも
短い変換時間で変換を行うことができる逐次変換型Ａ／
Ｄ変換装置を得ることを目的とする。
めになされたもので、変動の小さなアナログ入力信号の
変換に対して、変換精度を落とすことなく、従来よりも
短い変換時間で変換を行うことができる逐次変換型Ａ／
Ｄ変換装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る逐次変換型
Ａ／Ｄ変換装置は、逐次変換レジスタ２のビットの値を
固定するビットを設定する固定ビットレジスタと、その
固定ビットを「１」又は「０」に設定する固定値レジス
タと、固定ビットレジスタで設定されたビットよりも下
位のビットを設定する変換開始位置設定回路とを備え、
制御回路４では変換開始位置設定回路で設定されたビッ
トから逐次変換を開始するようにした。
Ａ／Ｄ変換装置は、逐次変換レジスタ２のビットの値を
固定するビットを設定する固定ビットレジスタと、その
固定ビットを「１」又は「０」に設定する固定値レジス
タと、固定ビットレジスタで設定されたビットよりも下
位のビットを設定する変換開始位置設定回路とを備え、
制御回路４では変換開始位置設定回路で設定されたビッ
トから逐次変換を開始するようにした。
【０００７】
【作用】本発明に係る逐次変換型のＡ／Ｄ変換装置で
は、あらかじめ変換結果の数ビットを固定して、固定さ
れていないビットのみの変換を実施することにより、従
来よりも短い時間で変換を実施できる。
は、あらかじめ変換結果の数ビットを固定して、固定さ
れていないビットのみの変換を実施することにより、従
来よりも短い時間で変換を実施できる。
【０００８】
【実施例】図１ないし図６に本発明の一実施例における
逐次変換型のＡ／Ｄ変換装置の構成図を示す。各図にお
いて、１はアナログ入力信号ＡとＤ／Ａ変換器３からの
比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値
及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３は
Ｄ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変
換のその他の制御回路、８は固定デ−タ値を設定するた
めの固定値レジスタ、９は固定ビットを設定するための
固定ビットレジスタ、１０７〜１００は固定ビットレジ
スタ９の値と、変換開始信号とにより、固定デ−タの逐
次変換レジスタ２へのロ−ドを制御する信号を生成する
アンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定され
ていないビットのオ−ル「０」及びオ−ル「１」の検出
回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路
４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変
換の制御回路４及び比較器１に与えられる１ビットの変
換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器
３より出力される比較電圧、Ｆは、変換終了の信号であ
る。さらに各図において、６ａはセット（Ｓ），リセッ
ト（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タ
のラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに
同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当す
る逐次変換レジスタ２のビットａ７〜ａ０に与えられる
制御信号である。１４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各
ビットに「１」をセットするための制御信号をデコ−ド
しているアンド回路である。この場合、シフタＳのビッ
ト７７〜ビット７０を構成するラッチ回路６ａのセット
信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込
まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれた
とき、そのビット７７〜ビット７０が強制的に「１」に
セットされる。例えば、変換開始位置設定信号ｅ４が
「１」となると、ビット７４のみが「１」にセットされ
る。このとき、逐次変換の制御回路４の通常の動作に従
ってビット７４を先頭ビットとしてビット７４〜ビット
７０について順次逐次変換が実行される。つまり、ビッ
ト７４から逐次変換が開始される。ここで、変換開始位
置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。こ
のアンド回路１６〜２３には、固定ビットレジスタ９の
ビット信号ｄ７〜ｄ０とその反転した信号との所定の組
合せにもとづく入力が供給される。例えば、アンド回路
１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。なお、ビット
ｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれ
の反転信号は図４のインバ−タ回路１６ａ〜１６ｈによ
り生成される。従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路
１９のみがアクティブとなるので変換開始位置設定信号
ｅ４のみが１となってシフタＳのビット７４から逐次変
換が開始される。また、本発明のＡ／Ｄ変換装置は、図
５に示すように、固定ビットレジスタ９のビットｄ７の
反転信号とビットａ７，ビットｄ６の反転信号とビット
ａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビッ
トａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のアンドをそれぞれとるアンド回路１４ｂ及びこれら
各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビ
ットがオ−ル０（全ビット０）を検出して、オ−ル０検
出信号ＩＲＱ１を出力する全ビット０検出回路１４を備
える。また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビ
ットｄ３とビットａ３，ビットｄ２とビットａ２，ビッ
トｄ１とビットａ１，ビットｄ０とビットａ０のオアを
それぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次
変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。
逐次変換型のＡ／Ｄ変換装置の構成図を示す。各図にお
いて、１はアナログ入力信号ＡとＤ／Ａ変換器３からの
比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値
及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３は
Ｄ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変
換のその他の制御回路、８は固定デ−タ値を設定するた
めの固定値レジスタ、９は固定ビットを設定するための
固定ビットレジスタ、１０７〜１００は固定ビットレジ
スタ９の値と、変換開始信号とにより、固定デ−タの逐
次変換レジスタ２へのロ−ドを制御する信号を生成する
アンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定され
ていないビットのオ−ル「０」及びオ−ル「１」の検出
回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路
４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変
換の制御回路４及び比較器１に与えられる１ビットの変
換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器
３より出力される比較電圧、Ｆは、変換終了の信号であ
る。さらに各図において、６ａはセット（Ｓ），リセッ
ト（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タ
のラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに
同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当す
る逐次変換レジスタ２のビットａ７〜ａ０に与えられる
制御信号である。１４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各
ビットに「１」をセットするための制御信号をデコ−ド
しているアンド回路である。この場合、シフタＳのビッ
ト７７〜ビット７０を構成するラッチ回路６ａのセット
信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込
まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれた
とき、そのビット７７〜ビット７０が強制的に「１」に
セットされる。例えば、変換開始位置設定信号ｅ４が
「１」となると、ビット７４のみが「１」にセットされ
る。このとき、逐次変換の制御回路４の通常の動作に従
ってビット７４を先頭ビットとしてビット７４〜ビット
７０について順次逐次変換が実行される。つまり、ビッ
ト７４から逐次変換が開始される。ここで、変換開始位
置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。こ
のアンド回路１６〜２３には、固定ビットレジスタ９の
ビット信号ｄ７〜ｄ０とその反転した信号との所定の組
合せにもとづく入力が供給される。例えば、アンド回路
１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。なお、ビット
ｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれ
の反転信号は図４のインバ−タ回路１６ａ〜１６ｈによ
り生成される。従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路
１９のみがアクティブとなるので変換開始位置設定信号
ｅ４のみが１となってシフタＳのビット７４から逐次変
換が開始される。また、本発明のＡ／Ｄ変換装置は、図
５に示すように、固定ビットレジスタ９のビットｄ７の
反転信号とビットａ７，ビットｄ６の反転信号とビット
ａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビッ
トａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のアンドをそれぞれとるアンド回路１４ｂ及びこれら
各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビ
ットがオ−ル０（全ビット０）を検出して、オ−ル０検
出信号ＩＲＱ１を出力する全ビット０検出回路１４を備
える。また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビ
ットｄ３とビットａ３，ビットｄ２とビットａ２，ビッ
トｄ１とビットａ１，ビットｄ０とビットａ０のオアを
それぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次
変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。
【０００９】次に動作について説明する。本発明の一実
施例におけるＡ／Ｄ変換も、逐次変換方式であるため基
本的な動作は従来例と同様である。異なる点は、変換開
始時に、逐次変換レジスタ２の指定されたビットを指定
された値に固定して、固定されたビットの次のビットよ
り、例えば「１」をセットし始めて変換を行っていく。
つまり、まず最初に、固定ビットレジスタ９及び固定デ
−タレジスタ８に、固定するビットに例えば「１」をセ
ットするような固定ビットデ−タ及び固定値デ−タを設
定する。この状態でＡ／Ｄ変換を開始していく。Ａ／Ｄ
変換開始の信号Ｄがアクティブとなると、固定ビットレ
ジスタ９の値より、固定ビットに対応するアンド回路１
０のみアクティブとなり、当該固定ビットに対応した固
定値レジスタ８のビットのみ、デ−タが、逐次変換レジ
スタ２にロ−ドされる。また、これと同時に、図２に示
す逐次変換の制御回路４においては、固定ビットレジス
タの値より、固定ビットの次のビットをセットするため
のデコ−ド回路１６〜２１のどれか１つアクティブとな
り、変換開始位置設定信号ｅ７〜ｅ０のどれか１つの信
号がアクティブとなるため、シフタＳの対応したビット
のみに例えば「１」がセットされる。この状態で、従来
のＡ／Ｄ変換と同様に「１」がセットされたシフタＳの
ビットに対応する逐次変換レジスタ２のビットより下位
のビットについて、１ビットずつの変換を繰り返してＡ
／Ｄ変換を行う。すなわち、本発明のＡ／Ｄ変換装置
は、固定ビットより下位のビットについてしか変換を行
わない。例えば、今、逐次変換レジスタ２の上位ビット
ａ７，ａ６，ａ５を１，０，０に固定化する場合を考え
ると、まず固定ビットレジスタ９のビットｄ７，ｄ６，
ｄ５のみを１とする。すなわち、ビットｄ７〜ｄ０に順
次１，１，１，０，０，０，０，０を設定し、固定値レ
ジスタ８のビットｃ７〜ｃ５を１，０，０とする。すな
わち、ビットｃ７〜ｃ０を１，０，０，０，０，０，
０，０に設定して、変換開始の信号Ｄにより変換を開始
したとすると、アンド回路１０７，１０６，１０５のみ
がアクティブとなり、これに接続されたトランスミッシ
ョンゲ−ト１１７，１１６，１１５のゲ−トが開かれ、
固定値レジスタ８のビットｃ７，ｃ６，ｃ５に設定され
た１，０，０がビットａ７，ａ６，ａ５にそれぞれロ−
ドされる。つぎに、変換開始位置設定回路４Ｍのアンド
回路１９のみの変換開始位置設定信号ｅ４が１で、アク
ティブとなり、この変換開始位置設定信号ｅ４によりシ
フタＳのビット７４が１にセットされ、逐次変換の制御
回路４独自の動作にもとづきビットａ４以下のビットａ
４〜ａ０の逐次変換のみが行われるため、まず、ビット
ａ４に「１」をセットして変換が開始され、順にビット
ａ０まで交換を行っていき１つの変換値を得る。
施例におけるＡ／Ｄ変換も、逐次変換方式であるため基
本的な動作は従来例と同様である。異なる点は、変換開
始時に、逐次変換レジスタ２の指定されたビットを指定
された値に固定して、固定されたビットの次のビットよ
り、例えば「１」をセットし始めて変換を行っていく。
つまり、まず最初に、固定ビットレジスタ９及び固定デ
−タレジスタ８に、固定するビットに例えば「１」をセ
ットするような固定ビットデ−タ及び固定値デ−タを設
定する。この状態でＡ／Ｄ変換を開始していく。Ａ／Ｄ
変換開始の信号Ｄがアクティブとなると、固定ビットレ
ジスタ９の値より、固定ビットに対応するアンド回路１
０のみアクティブとなり、当該固定ビットに対応した固
定値レジスタ８のビットのみ、デ−タが、逐次変換レジ
スタ２にロ−ドされる。また、これと同時に、図２に示
す逐次変換の制御回路４においては、固定ビットレジス
タの値より、固定ビットの次のビットをセットするため
のデコ−ド回路１６〜２１のどれか１つアクティブとな
り、変換開始位置設定信号ｅ７〜ｅ０のどれか１つの信
号がアクティブとなるため、シフタＳの対応したビット
のみに例えば「１」がセットされる。この状態で、従来
のＡ／Ｄ変換と同様に「１」がセットされたシフタＳの
ビットに対応する逐次変換レジスタ２のビットより下位
のビットについて、１ビットずつの変換を繰り返してＡ
／Ｄ変換を行う。すなわち、本発明のＡ／Ｄ変換装置
は、固定ビットより下位のビットについてしか変換を行
わない。例えば、今、逐次変換レジスタ２の上位ビット
ａ７，ａ６，ａ５を１，０，０に固定化する場合を考え
ると、まず固定ビットレジスタ９のビットｄ７，ｄ６，
ｄ５のみを１とする。すなわち、ビットｄ７〜ｄ０に順
次１，１，１，０，０，０，０，０を設定し、固定値レ
ジスタ８のビットｃ７〜ｃ５を１，０，０とする。すな
わち、ビットｃ７〜ｃ０を１，０，０，０，０，０，
０，０に設定して、変換開始の信号Ｄにより変換を開始
したとすると、アンド回路１０７，１０６，１０５のみ
がアクティブとなり、これに接続されたトランスミッシ
ョンゲ−ト１１７，１１６，１１５のゲ−トが開かれ、
固定値レジスタ８のビットｃ７，ｃ６，ｃ５に設定され
た１，０，０がビットａ７，ａ６，ａ５にそれぞれロ−
ドされる。つぎに、変換開始位置設定回路４Ｍのアンド
回路１９のみの変換開始位置設定信号ｅ４が１で、アク
ティブとなり、この変換開始位置設定信号ｅ４によりシ
フタＳのビット７４が１にセットされ、逐次変換の制御
回路４独自の動作にもとづきビットａ４以下のビットａ
４〜ａ０の逐次変換のみが行われるため、まず、ビット
ａ４に「１」をセットして変換が開始され、順にビット
ａ０まで交換を行っていき１つの変換値を得る。
【００１０】本発明によれば、図１４のような変動の小
さなアナログ入力信号の変換においては、変換時間を短
縮し、かつ、同じ精度の変換結果を得ることができるま
た、本発明では、変換結果において、固定されていない
ビットのデ−タが、オ−ル「０」，オ−ル「１」の場合
を検出する回路１４，１５により、アナログ入力の電圧
が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を検
出することが可能で、この検出信号を割り込み信号ＩＲ
Ｑ１，ＩＲＱ２として使用することにより、このような
場合の対処を割り込み処理によって行うことができる。
すなわち、図１４においてアナログ入力信号があらかじ
め設定した範囲Ｐの下限を逸脱するか上限を逸脱すれば
全ビット０検出回路１４，全ビット１検出回路１５より
割り込み信号ＩＲＱ１，ＩＲＱ２を出力するので割り込
みル−チンに入り、ここで図示しない警報手段としての
警報ランプを発生するか割り込みにより動作を中断する
ことにより、事後策を講ずることができる。あるいは、
オ−ル「０」又は、オ−ル「１」の検出によるＩＲＱ
（割り込み信号）の発生により割り込み処理ル−チンに
入り、その割り込み処理ル−チンにて、固定ビットレジ
スタ９及び固定値レジスタ８のデ−タを再設定し、アナ
ログ入力の変動可能範囲を変えて、変換を継続していく
ような処理を行う場合、等が考えられる。
さなアナログ入力信号の変換においては、変換時間を短
縮し、かつ、同じ精度の変換結果を得ることができるま
た、本発明では、変換結果において、固定されていない
ビットのデ−タが、オ−ル「０」，オ−ル「１」の場合
を検出する回路１４，１５により、アナログ入力の電圧
が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を検
出することが可能で、この検出信号を割り込み信号ＩＲ
Ｑ１，ＩＲＱ２として使用することにより、このような
場合の対処を割り込み処理によって行うことができる。
すなわち、図１４においてアナログ入力信号があらかじ
め設定した範囲Ｐの下限を逸脱するか上限を逸脱すれば
全ビット０検出回路１４，全ビット１検出回路１５より
割り込み信号ＩＲＱ１，ＩＲＱ２を出力するので割り込
みル−チンに入り、ここで図示しない警報手段としての
警報ランプを発生するか割り込みにより動作を中断する
ことにより、事後策を講ずることができる。あるいは、
オ−ル「０」又は、オ−ル「１」の検出によるＩＲＱ
（割り込み信号）の発生により割り込み処理ル−チンに
入り、その割り込み処理ル−チンにて、固定ビットレジ
スタ９及び固定値レジスタ８のデ−タを再設定し、アナ
ログ入力の変動可能範囲を変えて、変換を継続していく
ような処理を行う場合、等が考えられる。
【００１１】さらに、図７に示すように複数のアナログ
入力信号ＴＲ，ＢＰ，ＭＲ等を複数入力するようにし、
これらのアナログ入力信号ＴＲ，ＢＰ，ＭＲ等をセレク
トしてＡ／Ｄ変換を行う構成の場合には、各アナログ入
力信号ごとに一対の固定ビットレジスタ９ａ〜９ｃと固
定値レジスタ８ａ〜８ｃを有するようにして、アナログ
入力信号の選択に応じてこれらのレジスタを選択するよ
うに構成してもよい。このことを、４入力の８ビットＡ
／Ｄ変換装置を１例として図８を用いて次に述べる。本
実施例においては、アナログ入力信号Ａ１（ＴＲ）に対
して第１固定値レジスタ８ａ，第１固定ビットレジスタ
９ａ、アナログ入力信号Ａ２（ＢＰ）に対して第２固定
値レジスタ８ｂ，第２固定ビットレジスタ９ｂ、アナロ
グ入力信号Ａ３（ＭＲ）に対して第３固定値レジスタ８
ｃ，第３固定ビットレジスタ９ｃ、アナログ入力信号Ａ
４に対して第４固定値レジスタ８ｄ，第４固定ビットレ
ジスタ９ｄをそれぞれ有しており、変換を行うアナログ
入力信号に対応したいずれかの固定ビットレジスタ及び
固定値レジスタが選択され、この選択されたレジスタの
デ−タにより制御し変換を実施していく。つまり、図８
において、４つの各アナログ入力信号Ａ１〜Ａ４は、そ
れぞれ、トランスミッションゲ−ト２４〜２７を介し
て、コンパレ−タのアナログ入力に接続されており、ア
ナログ入力選択レジスタ２８のデ−タをデコ−ド回路２
９でデコ−ドした制御信号により、アナログ入力が１つ
選択され、その入力をコンパレ−タのアナログ入力へ伝
える。同時に、この選択信号により選択されたアナログ
入力に対応する固定ビットレジスタ，固定値レジスタを
選択する。そして、この選択された固定ビットレジスタ
のデ−タ、及び固定値レジスタのデ−タを各制御回路へ
供給するための信号（ｄ０７〜ｄ００，ｃ０７〜ｃ０
０）を、各ゲ−ト回路Ｇを介して、上記実施例（図１）
の固定ビットレジスタ９のデ−タ（ｄ７〜ｄ０），固定
値レジスタ８のデ−タ（ｃ７〜ｃ０）の代わりに各制御
回路に供給する。これにより、Ａ／Ｄ変換は選択された
アナログ入力信号に対応する固定ビット，固定値を用い
変換を行っていくことができる。このような構成にすれ
ば、各アナログ入力信号ごとに最適な設定を行うことが
でき、変換に要するト−タル時間の短縮を図ることがで
きる。また図９に示すように変動幅が共通な複数のアナ
ログ入力信号ＴＲ１，ＴＲ２，ＴＲ３から成る１つのグ
ル−プごとに一対の固定ビットレジスタ９と固定値レジ
スタ８を共通に割当てるように構成しても良い。
入力信号ＴＲ，ＢＰ，ＭＲ等を複数入力するようにし、
これらのアナログ入力信号ＴＲ，ＢＰ，ＭＲ等をセレク
トしてＡ／Ｄ変換を行う構成の場合には、各アナログ入
力信号ごとに一対の固定ビットレジスタ９ａ〜９ｃと固
定値レジスタ８ａ〜８ｃを有するようにして、アナログ
入力信号の選択に応じてこれらのレジスタを選択するよ
うに構成してもよい。このことを、４入力の８ビットＡ
／Ｄ変換装置を１例として図８を用いて次に述べる。本
実施例においては、アナログ入力信号Ａ１（ＴＲ）に対
して第１固定値レジスタ８ａ，第１固定ビットレジスタ
９ａ、アナログ入力信号Ａ２（ＢＰ）に対して第２固定
値レジスタ８ｂ，第２固定ビットレジスタ９ｂ、アナロ
グ入力信号Ａ３（ＭＲ）に対して第３固定値レジスタ８
ｃ，第３固定ビットレジスタ９ｃ、アナログ入力信号Ａ
４に対して第４固定値レジスタ８ｄ，第４固定ビットレ
ジスタ９ｄをそれぞれ有しており、変換を行うアナログ
入力信号に対応したいずれかの固定ビットレジスタ及び
固定値レジスタが選択され、この選択されたレジスタの
デ−タにより制御し変換を実施していく。つまり、図８
において、４つの各アナログ入力信号Ａ１〜Ａ４は、そ
れぞれ、トランスミッションゲ−ト２４〜２７を介し
て、コンパレ−タのアナログ入力に接続されており、ア
ナログ入力選択レジスタ２８のデ−タをデコ−ド回路２
９でデコ−ドした制御信号により、アナログ入力が１つ
選択され、その入力をコンパレ−タのアナログ入力へ伝
える。同時に、この選択信号により選択されたアナログ
入力に対応する固定ビットレジスタ，固定値レジスタを
選択する。そして、この選択された固定ビットレジスタ
のデ−タ、及び固定値レジスタのデ−タを各制御回路へ
供給するための信号（ｄ０７〜ｄ００，ｃ０７〜ｃ０
０）を、各ゲ−ト回路Ｇを介して、上記実施例（図１）
の固定ビットレジスタ９のデ−タ（ｄ７〜ｄ０），固定
値レジスタ８のデ−タ（ｃ７〜ｃ０）の代わりに各制御
回路に供給する。これにより、Ａ／Ｄ変換は選択された
アナログ入力信号に対応する固定ビット，固定値を用い
変換を行っていくことができる。このような構成にすれ
ば、各アナログ入力信号ごとに最適な設定を行うことが
でき、変換に要するト−タル時間の短縮を図ることがで
きる。また図９に示すように変動幅が共通な複数のアナ
ログ入力信号ＴＲ１，ＴＲ２，ＴＲ３から成る１つのグ
ル−プごとに一対の固定ビットレジスタ９と固定値レジ
スタ８を共通に割当てるように構成しても良い。
【００１２】
【発明の効果】本発明によれば、逐次変換レジスタのビ
ットの値を固定するビットを設定する固定ビットレジス
タと、その固定ビットを「１」または「０」に設定する
固定値レジスタと、固定ビットレジスタのビットにもと
づき固定ビットレジスタで設定された逐次変換レジスタ
におけるビットよりも下位のビットを設定する変換開始
位置設定回路とを備え、制御回路では変換開始位置設定
回路で設定されたビットから逐次変換を開始するように
したので、変動の小さなアナログ入力信号において、変
換時間を短縮し、かつ、同じ精度の変換結果を得ること
ができる逐次変換型Ａ／Ｄ変換装置が実現される。ま
た、逐次変換レジスタの固定されていないビットの変換
値が、全ビット「０」であることを検出する全ビット０
検出回路、及び全ビット「１」であることを検出する全
ビット１検出回路を備えた場合は、アナログ入力信号
が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を簡
単に検出することが可能で、この検出信号を割り込み信
号として使用することにより、このような場合の対処を
割り込み処理によって行うことができる逐次変換型Ａ／
Ｄ変換装置が実現される。
ットの値を固定するビットを設定する固定ビットレジス
タと、その固定ビットを「１」または「０」に設定する
固定値レジスタと、固定ビットレジスタのビットにもと
づき固定ビットレジスタで設定された逐次変換レジスタ
におけるビットよりも下位のビットを設定する変換開始
位置設定回路とを備え、制御回路では変換開始位置設定
回路で設定されたビットから逐次変換を開始するように
したので、変動の小さなアナログ入力信号において、変
換時間を短縮し、かつ、同じ精度の変換結果を得ること
ができる逐次変換型Ａ／Ｄ変換装置が実現される。ま
た、逐次変換レジスタの固定されていないビットの変換
値が、全ビット「０」であることを検出する全ビット０
検出回路、及び全ビット「１」であることを検出する全
ビット１検出回路を備えた場合は、アナログ入力信号
が、ビット固定によるＡ／Ｄ変換範囲を越えた場合を簡
単に検出することが可能で、この検出信号を割り込み信
号として使用することにより、このような場合の対処を
割り込み処理によって行うことができる逐次変換型Ａ／
Ｄ変換装置が実現される。
【図１】本発明に係る逐次変換型Ａ／Ｄ変換装置の一実
施例を示す構成図である。
施例を示す構成図である。
【図２】本発明に係る逐次変換の制御回路の一例を示す
構成図である。
構成図である。
【図３】本発明に係る変換開始位置設定回路の一例を示
す概略構成図である。
す概略構成図である。
【図４】本発明に係るインバ−タ回路の一例を示す概略
構成図である。
構成図である。
【図５】本発明に係る全ビット０検出回路の一例を示す
構成図である。
構成図である。
【図６】本発明に係る全ビット１検出回路の一例を示す
構成図である。
構成図である。
【図７】本発明に係る逐次変換型Ａ／Ｄ変換装置の他の
実施例を示す構成図である。
実施例を示す構成図である。
【図８】本発明に係る逐次変換型Ａ／Ｄ変換装置を４入
力の８ビットＡ／Ｄ変換装置で構成した場合の実施例を
示す構成図である。
力の８ビットＡ／Ｄ変換装置で構成した場合の実施例を
示す構成図である。
【図９】本発明に係る逐次変換型Ａ／Ｄ変換装置の他の
実施例を示す構成図である。
実施例を示す構成図である。
【図１０】従来の逐次変換型Ａ／Ｄ変換装置の一例を示
す構成図である。
す構成図である。
【図１１】従来の逐次変換型Ａ／Ｄ変換装置の一例を示
す詳細構成図である。
す詳細構成図である。
【図１２】従来のこの種の装置でＡ／Ｄ変換されるアナ
ログ入力の一例を示す図である。
ログ入力の一例を示す図である。
【図１３】従来の逐次変換型Ａ／Ｄ変換装置へのアナロ
グ入力信号の一例を示す図である。
グ入力信号の一例を示す図である。
２ 逐次変換レジスタ ４ 逐次変換の制御回路 ４Ｍ 変換開始位置設定回路 ８ 固定値レジスタ ９ 固定ビットレジスタ
【手続補正書】
【提出日】平成４年１０月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図１ないし図６に本発明の一実施例における
逐次変換型のＡ／Ｄ変換装置の構成図を示す。各図にお
いて、１はアナログ入力信号ＡとＤ／Ａ変換器３からの
比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値
及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３は
Ｄ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変
換のその他の制御回路、８は固定デ−タ値を設定するた
めの固定値レジスタ、９は固定ビットを設定するための
固定ビットレジスタ、１０７〜１００は固定ビットレジ
スタ９の値と、変換開始信号とにより、固定デ−タの逐
次変換レジスタ２へのロ−ドを制御する信号を生成する
アンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定され
ていないビットのオ−ル「０」及びオ−ル「１」の検出
回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路
４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変
換の制御回路４及び比較器１に与えられる１ビットの変
換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器
３より出力される比較電圧、Ｆは、変換終了の信号であ
る。さらに各図において、６ａはセット（Ｓ），リセッ
ト（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タ
のラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに
同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当す
る逐次変換レジスタ２のビットａ７〜ａ０に与えられる
制御信号である。１４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各
ビットに「１」をセットするための制御信号をデコ−ド
しているアンド回路である。この場合、シフタＳのビッ
ト７７〜ビット７０を構成するラッチ回路６ａのセット
信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込
まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれた
とき、そのビット７７〜ビット７０が強制的に「１」に
セットされる。例えば、変換開始位置設定信号ｅ４が
「１」となると、ビット７４のみが「１」にセットされ
る。このとき、逐次変換の制御回路４の通常の動作に従
ってビット７４を先頭ビットとしてビット７４〜ビット
７０について順次逐次変換が実行される。つまり、ビッ
ト７４から逐次変換が開始される。ここで、変換開始位
置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。こ
のアンド回路１６〜２３には、固定ビットレジスタ９の
ビット信号ｄ７〜ｄ０とその反転した信号との所定の組
合せにもとづく入力が供給される。例えば、アンド回路
１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。なお、ビット
ｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれ
の反転信号は図４のインバ−タ回路１６ａ〜１６ｈによ
り生成される。従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路
１９のみがアクティブとなるので変換開始位置設定信号
ｅ４のみが１となってシフタＳのビット７４から逐次変
換が開始される。また、本発明のＡ／Ｄ変換装置は、図
５に示すように、固定ビットレジスタ９のビットｄ７の
反転信号とビットａ７，ビットｄ６の反転信号とビット
ａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビッ
トａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のナンドをそれぞれとるアンド回路１４ｂ及びこれら
各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビ
ットがオ−ル０（全ビット０）を検出して、オ−ル０検
出信号ＩＲＱ１を出力する全ビット０検出回路１４を備
える。また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビ
ットｄ３とビットａ３，ビットｄ２とビットａ２，ビッ
トｄ１とビットａ１，ビットｄ０とビットａ０のオアを
それぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次
変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。
逐次変換型のＡ／Ｄ変換装置の構成図を示す。各図にお
いて、１はアナログ入力信号ＡとＤ／Ａ変換器３からの
比較電圧Ｅとの比較を行う比較器、２はＤ／Ａ変換器３
からの比較電圧Ｅをデコ−ドするためのデコ−ド入力値
及びＡ／Ｄ変換結果を格納する逐次変換レジスタ、３は
Ｄ／Ａ変換器、４は逐次変換の制御回路、５はＡ／Ｄ変
換のその他の制御回路、８は固定デ−タ値を設定するた
めの固定値レジスタ、９は固定ビットを設定するための
固定ビットレジスタ、１０７〜１００は固定ビットレジ
スタ９の値と、変換開始信号とにより、固定デ−タの逐
次変換レジスタ２へのロ−ドを制御する信号を生成する
アンド回路、１１７〜１１０はトランスミッションゲ−
ト、１２，１３はアンド回路、１４及び１５は固定され
ていないビットのオ−ル「０」及びオ−ル「１」の検出
回路、Ａはアナログ入力信号、Ｂは逐次変換の制御回路
４から逐次変換レジスタ２に与えられる制御信号群、Ｃ
及びＤは、Ａ／Ｄ変換のその他の制御回路５から逐次変
換の制御回路４及び比較器１に与えられる１ビットの変
換信号及びＡ／Ｄ変換開始の信号、Ｅは、Ｄ／Ａ変換器
３より出力される比較電圧、Ｆは、変換終了の信号であ
る。さらに各図において、６ａはセット（Ｓ），リセッ
ト（Ｒ）が可能で、クロック（ＣＬＫ）の入力の“Ｈ”
期間にデ−タを取り込み、立ち下がりに同期してデ−タ
のラッチを行うラッチ回路、６ｂはクロック（ＣＬＫ）
の入力の“Ｌ”期間にデ−タを取り込み、立ち上がりに
同期してデ−タをラッチするラッチ回路、７７〜７０，
７Ｓは、逐次変換の制御回路４を構成するシフタＳの１
ビット、Ｂ７〜Ｂ０は図１のビット設定信号Ｂに相当す
る逐次変換レジスタ２のビットａ７〜ａ０に与えられる
制御信号である。１４〜２１は、固定ビットレジスタ９
の値より、変換開始にともない逐次変換レジスタ２の各
ビットに「１」をセットするための制御信号をデコ−ド
しているアンド回路である。この場合、シフタＳのビッ
ト７７〜ビット７０を構成するラッチ回路６ａのセット
信号Ｓとして変換開始位置設定信号ｅ７〜ｅ０が取り込
まれ、「１」の変換開始信号ｅ７〜ｅ０が取り込まれた
とき、そのビット７７〜ビット７０が強制的に「１」に
セットされる。例えば、変換開始位置設定信号ｅ４が
「１」となると、ビット７４のみが「１」にセットされ
る。このとき、逐次変換の制御回路４の通常の動作に従
ってビット７４を先頭ビットとしてビット７４〜ビット
７０について順次逐次変換が実行される。つまり、ビッ
ト７４から逐次変換が開始される。ここで、変換開始位
置設定信号ｅ７〜ｅ０は図３の変換開始位置設定回路４
Ｍを構成するアンド回路１６〜２３より出力される。こ
のアンド回路１６〜２３には、固定ビットレジスタ９の
ビット信号ｄ７〜ｄ０とその反転した信号との所定の組
合せにもとづく入力が供給される。例えば、アンド回路
１９には、ビットｄ７，ｄ６，ｄ５と、ビットｄ４，ｄ
３，ｄ２，ｄ１の反転信号が入力される。なお、ビット
ｄ７，ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１のそれぞれ
の反転信号は図４のインバ−タ回路１６ａ〜１６ｈによ
り生成される。従って、例えば、固定ビットレジスタ９
のビットｄ７，ｄ６，ｄ５に１を設定するとアンド回路
１９のみがアクティブとなるので変換開始位置設定信号
ｅ４のみが１となってシフタＳのビット７４から逐次変
換が開始される。また、本発明のＡ／Ｄ変換装置は、図
５に示すように、固定ビットレジスタ９のビットｄ７の
反転信号とビットａ７，ビットｄ６の反転信号とビット
ａ６，ビットｄ５の反転信号とビットａ５，ビットｄ４
の反転信号とビットａ４，ビットｄ３の反転信号とビッ
トａ３，ビットｄ２の反転信号とビットａ２，ビットｄ
１の反転信号とａ１，ビットｄ０の反転信号とビットａ
０のナンドをそれぞれとるアンド回路１４ｂ及びこれら
各アンド回路１４ｂの出力のアンドをとるアンド回路１
２より成り、逐次変換レジスタ２の固定されていないビ
ットがオ−ル０（全ビット０）を検出して、オ−ル０検
出信号ＩＲＱ１を出力する全ビット０検出回路１４を備
える。また、図６に示すように、固定ビットレジスタ９
のビットｄ７とビットａ７，ビットｄ６とビットａ６，
ビットｄ５とビットａ５，ビットｄ４とビットａ４，ビ
ットｄ３とビットａ３，ビットｄ２とビットａ２，ビッ
トｄ１とビットａ１，ビットｄ０とビットａ０のオアを
それぞれとるオア回路１５ａ及びこれら各オア回路１５
ａの出力のアンドをとるアンド回路１３より成り、逐次
変換レジスタ２の固定されていないビットがオ−ル１
（全ビット１）を検出して、オ−ル１検出信号ＩＲＱ２
を出力する全ビット１検出回路１５を備える。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
Claims (3)
- 【請求項１】 逐次変換レジスタのデジタル値のアナロ
グ変換値と、アナログ入力信号とを比較器で比較し、こ
の比較結果に応じて当該逐次変換レジスタの先頭ビット
側から下位ビットに渡り順次「１」又は「０」に逐次変
換する制御回路を備えた逐次変換型Ａ／Ｄ変換装置にお
いて、上記逐次変換レジスタのビットのうち、値を固定
するビットを設定する固定ビットレジスタと、その固定
ビットを「１」又は「０」に設定する固定値レジスタ
と、上記固定ビットレジスタで設定された逐次変換レジ
スタにおけるビットよりも下位のビットを設定する変換
開始位置設定回路とを備え、上記制御回路では上記変換
開始位置設定回路で設定されたビットを先頭ビットとし
て逐次変換をするようにしたことを特徴とする逐次変換
型Ａ／Ｄ変換装置。 - 【請求項２】 逐次変換レジスタの値の固定されていな
いビットの変換値が、全ビット「０」であることを検出
する全ビット０検出回路を備えたことを特徴とする請求
項第１項記載の逐次変換型Ａ／Ｄ変換装置。 - 【請求項３】 逐次変換レジスタの値の固定されていな
いビットの変換値が全ビット「１」であることを検出す
る全ビット１検出回路を備えたことを特徴とする請求項
第２項記載の逐次変換型Ａ／Ｄ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176071A JPH05343998A (ja) | 1992-06-10 | 1992-06-10 | 逐次変換型ａ／ｄ変換装置 |
| US08/033,215 US5394147A (en) | 1992-06-10 | 1993-03-18 | Sequential conversion-type ADC using predetermined bits |
| DE4311548A DE4311548C2 (de) | 1992-06-10 | 1993-04-07 | Serieller Analog/Digital-Umsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176071A JPH05343998A (ja) | 1992-06-10 | 1992-06-10 | 逐次変換型ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343998A true JPH05343998A (ja) | 1993-12-24 |
Family
ID=16007214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176071A Pending JPH05343998A (ja) | 1992-06-10 | 1992-06-10 | 逐次変換型ａ／ｄ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394147A (ja) |
| JP (1) | JPH05343998A (ja) |
| DE (1) | DE4311548C2 (ja) |
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1993
- 1993-03-18 US US08/033,215 patent/US5394147A/en not_active Expired - Fee Related
- 1993-04-07 DE DE4311548A patent/DE4311548C2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4311548A1 (de) | 1993-12-16 |
| DE4311548C2 (de) | 1995-06-08 |
| US5394147A (en) | 1995-02-28 |
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