JPH088746A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH088746A JPH088746A JP6134166A JP13416694A JPH088746A JP H088746 A JPH088746 A JP H088746A JP 6134166 A JP6134166 A JP 6134166A JP 13416694 A JP13416694 A JP 13416694A JP H088746 A JPH088746 A JP H088746A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- bit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ハードウェアの構成を簡易化し得ると共に、
分解能を任意に設定し得るＡ／Ｄ変換装置を提供する。 【構成】 マイクロ・コンピュータ１３は、データ出力
部１４より最上位ビットに“Ｈ”レベルの信号をＤ／Ａ
変換器１２に出力し、その他のビットを“Ｌ”レベルに
保持する。Ｄ／Ａ変換器１２は、データ出力部１４から
のデジタルデータをアナログ信号Ｖｏに変換する。コン
パレータ１１は、外部入力されるアナログ信号ＶｉとＤ
／Ａ変換器１２からのアナログ信号Ｖｏとを比較し、ア
ナログ信号Ｖｉがアナログ信号Ｖｏより大きいときに
「＋」、小さいときに「−」の信号を出力する。マイク
ロ・コンピュータ１３は、コンパレータ１１の出力が
「＋」であるか否かを判定し、「−」のときにデータ出
力部１４の対応ビットを“Ｌ”レベルとする。以下、同
様の処理を最下位ビットまで繰り返して実行する。
分解能を任意に設定し得るＡ／Ｄ変換装置を提供する。 【構成】 マイクロ・コンピュータ１３は、データ出力
部１４より最上位ビットに“Ｈ”レベルの信号をＤ／Ａ
変換器１２に出力し、その他のビットを“Ｌ”レベルに
保持する。Ｄ／Ａ変換器１２は、データ出力部１４から
のデジタルデータをアナログ信号Ｖｏに変換する。コン
パレータ１１は、外部入力されるアナログ信号ＶｉとＤ
／Ａ変換器１２からのアナログ信号Ｖｏとを比較し、ア
ナログ信号Ｖｉがアナログ信号Ｖｏより大きいときに
「＋」、小さいときに「−」の信号を出力する。マイク
ロ・コンピュータ１３は、コンパレータ１１の出力が
「＋」であるか否かを判定し、「−」のときにデータ出
力部１４の対応ビットを“Ｌ”レベルとする。以下、同
様の処理を最下位ビットまで繰り返して実行する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力装置に適
用されるＡ／Ｄ変換装置に関する。
用されるＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】従来、逐次比較型のＡ／Ｄ変換装置は、
図４に示すように構成されている。即ち、コンパレータ
１、逐次比較レジスタ２、Ｄ／Ａ変換器３、並列デジタ
ル出力部４、クロック発生器５により逐次比較型のＡ／
Ｄ変換装置６を構成している。上記コンパレータ１に
は、デジタルデータに変換すべきアナログ信号Ｖｉが
「＋」端子に入力され、Ｄ／Ａ変換器３から出力される
アナログ信号Ｖｏが「−」端子に入力され、その比較出
力が逐次比較レジスタ２へ送られる。この逐次比較レジ
スタ２は、ｎビットのレジスタで、クロック発生器５か
ら与えられる一定周期のクロックパルスにより同期して
コンパレータ１からの信号を順次記憶する。この逐次比
較レジスタ２の各ビット出力は、Ｄ／Ａ変換器３へ送ら
れる。このＤ／Ａ変換器３は、逐次比較レジスタ２から
出力されるｎビットのデジタルデータを基準電源から供
給される基準電圧に基づいてアナログ信号Ｖｏに変換
し、コンパレータ１へ出力する。
図４に示すように構成されている。即ち、コンパレータ
１、逐次比較レジスタ２、Ｄ／Ａ変換器３、並列デジタ
ル出力部４、クロック発生器５により逐次比較型のＡ／
Ｄ変換装置６を構成している。上記コンパレータ１に
は、デジタルデータに変換すべきアナログ信号Ｖｉが
「＋」端子に入力され、Ｄ／Ａ変換器３から出力される
アナログ信号Ｖｏが「−」端子に入力され、その比較出
力が逐次比較レジスタ２へ送られる。この逐次比較レジ
スタ２は、ｎビットのレジスタで、クロック発生器５か
ら与えられる一定周期のクロックパルスにより同期して
コンパレータ１からの信号を順次記憶する。この逐次比
較レジスタ２の各ビット出力は、Ｄ／Ａ変換器３へ送ら
れる。このＤ／Ａ変換器３は、逐次比較レジスタ２から
出力されるｎビットのデジタルデータを基準電源から供
給される基準電圧に基づいてアナログ信号Ｖｏに変換
し、コンパレータ１へ出力する。
【０００３】上記のようにアナログ信号ＶｉとＤ／Ａ変
換器３から出力されるアナログ信号Ｖｏがコンパレータ
１で比較され、その比較結果が逐次比較レジスタ２に順
次セットされる。このデータの比較処理は、デジタル出
力コードのビット数ｎに応じた回数だけ行なわれる。こ
の結果、逐次比較レジスタ２には、アナログ信号Ｖｉと
逐次比較レジスタ２のアナログ変換出力がほぼ等しくな
るデジタルデータが設定される。そして、上記の比較処
理を終了すると、逐次比較レジスタ２の設定値が並列デ
ジタル出力部４を介してマイクロ・コンピュータ７へ出
力される。
換器３から出力されるアナログ信号Ｖｏがコンパレータ
１で比較され、その比較結果が逐次比較レジスタ２に順
次セットされる。このデータの比較処理は、デジタル出
力コードのビット数ｎに応じた回数だけ行なわれる。こ
の結果、逐次比較レジスタ２には、アナログ信号Ｖｉと
逐次比較レジスタ２のアナログ変換出力がほぼ等しくな
るデジタルデータが設定される。そして、上記の比較処
理を終了すると、逐次比較レジスタ２の設定値が並列デ
ジタル出力部４を介してマイクロ・コンピュータ７へ出
力される。
【０００４】
【発明が解決しようとする課題】従来の逐次比較型のＡ
／Ｄ変換装置６は、内部に逐次比較レジスタ２、Ｄ／Ａ
変換器３、クロック発生器５等を必要とし、ハードウェ
アの構成が複雑である。また、分解能を任意に設定する
ことができない等の問題がある。
／Ｄ変換装置６は、内部に逐次比較レジスタ２、Ｄ／Ａ
変換器３、クロック発生器５等を必要とし、ハードウェ
アの構成が複雑である。また、分解能を任意に設定する
ことができない等の問題がある。
【０００５】本発明は上記実情に鑑みてなされたもの
で、ハードウェアの構成を簡易化し得ると共に、分解能
を任意に設定し得るＡ／Ｄ変換装置を提供することを目
的とする。
で、ハードウェアの構成を簡易化し得ると共に、分解能
を任意に設定し得るＡ／Ｄ変換装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るＡ／Ｄ変換
装置は、デジタル出力ビットに対応したビット数の比較
基準信号を記憶するＨ信号記憶手段と、この記憶手段の
各ビットに分解能に応じて“Ｈ”レベルの信号を設定す
る入力手段と、上記Ｈ信号記憶手段に記憶された信号を
順次上位レベルから読出して出力する比較信号出力手段
と、この手段から出力される信号をアナログ信号に変換
するＤ／Ａ変換手段と、この手段により変換された比較
アナログ信号と外部入力されるアナログ信号とを比較す
る比較手段と、この比較手段により、外部入力のアナロ
グ信号が比較アナログ信号より大きいと判定されたとき
に“１”、小さいと判定されたときに“０”に変換して
記憶すると共に、小さいと判定されたときに上記比較信
号出力手段の対応ビットを“Ｌ”レベルに設定するＨ／
Ｌ変換手段とを具備したことを特徴とする。
装置は、デジタル出力ビットに対応したビット数の比較
基準信号を記憶するＨ信号記憶手段と、この記憶手段の
各ビットに分解能に応じて“Ｈ”レベルの信号を設定す
る入力手段と、上記Ｈ信号記憶手段に記憶された信号を
順次上位レベルから読出して出力する比較信号出力手段
と、この手段から出力される信号をアナログ信号に変換
するＤ／Ａ変換手段と、この手段により変換された比較
アナログ信号と外部入力されるアナログ信号とを比較す
る比較手段と、この比較手段により、外部入力のアナロ
グ信号が比較アナログ信号より大きいと判定されたとき
に“１”、小さいと判定されたときに“０”に変換して
記憶すると共に、小さいと判定されたときに上記比較信
号出力手段の対応ビットを“Ｌ”レベルに設定するＨ／
Ｌ変換手段とを具備したことを特徴とする。
【０００７】
【作用】入力手段によりＨ信号記憶手段に対し、最上位
ビットより分解能に応じた所定ビット数だけ“Ｈ”レベ
ルの信号を設定する。比較信号信号出力手段は、Ｈ信号
記憶手段に設定された信号を最上位ビットより順次読出
してＤ／Ａ変換手段へ出力する。Ｄ／Ａ変換手段は、比
較信号出力手段から送られてくるデジタルデータをアナ
ログ信号に変換し、比較手段例えばコンパレータに出力
する。このコンパレータは、外手段入力されるアナログ
信号ＶｉとＤ／Ａ変換手段からの比較アナログ信号Ｖｏ
とを比較し、アナログ信号Ｖｉがアナログ信号Ｖｏより
大きいときに「＋」、小さいときに「−」の信号をＨ／
Ｌ変換手段へ出力する。Ｈ／Ｌ変換手段は、コンパレー
タから出力される信号が「＋」のとき“１”、「−」の
とき“０”を記憶すると共に、コンパレータからの信号
が「−」のとき、比較信号出力手段に対して対応するビ
ットを“Ｌ”レベルに設定する。
ビットより分解能に応じた所定ビット数だけ“Ｈ”レベ
ルの信号を設定する。比較信号信号出力手段は、Ｈ信号
記憶手段に設定された信号を最上位ビットより順次読出
してＤ／Ａ変換手段へ出力する。Ｄ／Ａ変換手段は、比
較信号出力手段から送られてくるデジタルデータをアナ
ログ信号に変換し、比較手段例えばコンパレータに出力
する。このコンパレータは、外手段入力されるアナログ
信号ＶｉとＤ／Ａ変換手段からの比較アナログ信号Ｖｏ
とを比較し、アナログ信号Ｖｉがアナログ信号Ｖｏより
大きいときに「＋」、小さいときに「−」の信号をＨ／
Ｌ変換手段へ出力する。Ｈ／Ｌ変換手段は、コンパレー
タから出力される信号が「＋」のとき“１”、「−」の
とき“０”を記憶すると共に、コンパレータからの信号
が「−」のとき、比較信号出力手段に対して対応するビ
ットを“Ｌ”レベルに設定する。
【０００８】以下、同様の動作が最上位ビットから順次
下位ビットに向かって繰り返され、各ビットに対するコ
ンパレータの出力の正負がＨ／Ｌ変換手段で“１”ある
いは“０”に変換されて記憶される。上記の構成とする
ことにより、ハードウェア構成を簡易化し得ると共に、
Ａ／Ｄ変換の分解能を入力手段により任意に設定するこ
とができる。
下位ビットに向かって繰り返され、各ビットに対するコ
ンパレータの出力の正負がＨ／Ｌ変換手段で“１”ある
いは“０”に変換されて記憶される。上記の構成とする
ことにより、ハードウェア構成を簡易化し得ると共に、
Ａ／Ｄ変換の分解能を入力手段により任意に設定するこ
とができる。
【０００９】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係るＡ／Ｄ変換装置
の構成を示すブロック図である。図１において、１１は
コンパレータで、「＋」端子にデジタルデータに変換す
べきアナログ信号Ｖｉが入力され、「−」端子にＤ／Ａ
変換器１２からアナログ変換出力が入力される。上記コ
ンパレータ１１の比較出力は、マイクロ・コンピュータ
１３へ送られる。このマイクロ・コンピュータ１３は、
データ出力部１４より、ｎビットのデジタル出力をＤ／
Ａ変換器１２に出力する。この場合、マイクロ・コンピ
ュータ１３は、ｎビットのデジタル出力の最上位ビット
ＭＳＢから最下位ビットＬＳＢまで順に“Ｈ”（ハイ）
レベルとすると共に、各ビットに“Ｈ”レベルの信号を
与える毎にコンパレータ１１の出力を判定し、「＋」で
あれば“Ｈ”レベルをそのまま保持し、「−」であれば
対応ビットの“Ｈ”レベルを“Ｌ”（ロー）レベルとす
る。Ｄ／Ａ変換器１２は、基準電源１５から供給される
基準電圧に基づいてマイクロ・コンピュータ１３の出力
をアナログ信号Ｖｏに変換し、Ｄ／Ａ変換器１２に供給
する。
明する。図１は本発明の一実施例に係るＡ／Ｄ変換装置
の構成を示すブロック図である。図１において、１１は
コンパレータで、「＋」端子にデジタルデータに変換す
べきアナログ信号Ｖｉが入力され、「−」端子にＤ／Ａ
変換器１２からアナログ変換出力が入力される。上記コ
ンパレータ１１の比較出力は、マイクロ・コンピュータ
１３へ送られる。このマイクロ・コンピュータ１３は、
データ出力部１４より、ｎビットのデジタル出力をＤ／
Ａ変換器１２に出力する。この場合、マイクロ・コンピ
ュータ１３は、ｎビットのデジタル出力の最上位ビット
ＭＳＢから最下位ビットＬＳＢまで順に“Ｈ”（ハイ）
レベルとすると共に、各ビットに“Ｈ”レベルの信号を
与える毎にコンパレータ１１の出力を判定し、「＋」で
あれば“Ｈ”レベルをそのまま保持し、「−」であれば
対応ビットの“Ｈ”レベルを“Ｌ”（ロー）レベルとす
る。Ｄ／Ａ変換器１２は、基準電源１５から供給される
基準電圧に基づいてマイクロ・コンピュータ１３の出力
をアナログ信号Ｖｏに変換し、Ｄ／Ａ変換器１２に供給
する。
【００１０】次に上記実施例の動作を図２のフローチャ
ートに従って説明する。このフローチャートは、マイク
ロ・コンピュータ１３の制御処理を示したものである。
マイクロ・コンピュータ１３は、まず、データ出力部１
４より最上位ビットＭＳＢに“Ｈ”レベルの信号をＤ／
Ａ変換器１２に出力し（ステップＡ１）、その他のビッ
トを“Ｌ”レベルに保持する。Ｄ／Ａ変換器１２は、マ
イクロ・コンピュータ１３のデータ出力部１４からのデ
ジタルデータをアナログ信号Ｖｏに変換し、コンパレー
タ１１へ出力する。このコンパレータ１１は、外部入力
されるアナログ信号ＶｉとＤ／Ａ変換器１２からのアナ
ログ信号Ｖｏとを比較し、アナログ信号ＶｉがＤ／Ａ変
換器１２からのアナログ信号Ｖｏより大きいときに
「＋」、小さいときに「−」の信号を出力する。マイク
ロ・コンピュータ１３は、このコンパレータ１１の出力
が「＋」であるか否かを判定し（ステップＡ２）、
「＋」であれば、上記データ出力部１４から出力される
最上位ビットＭＳＢのレベルをそのまま保持し、「−」
であれば、最上位ビットＭＳＢ、つまり１ビット目を
“Ｌ”レベルとする（ステップＡ３）。
ートに従って説明する。このフローチャートは、マイク
ロ・コンピュータ１３の制御処理を示したものである。
マイクロ・コンピュータ１３は、まず、データ出力部１
４より最上位ビットＭＳＢに“Ｈ”レベルの信号をＤ／
Ａ変換器１２に出力し（ステップＡ１）、その他のビッ
トを“Ｌ”レベルに保持する。Ｄ／Ａ変換器１２は、マ
イクロ・コンピュータ１３のデータ出力部１４からのデ
ジタルデータをアナログ信号Ｖｏに変換し、コンパレー
タ１１へ出力する。このコンパレータ１１は、外部入力
されるアナログ信号ＶｉとＤ／Ａ変換器１２からのアナ
ログ信号Ｖｏとを比較し、アナログ信号ＶｉがＤ／Ａ変
換器１２からのアナログ信号Ｖｏより大きいときに
「＋」、小さいときに「−」の信号を出力する。マイク
ロ・コンピュータ１３は、このコンパレータ１１の出力
が「＋」であるか否かを判定し（ステップＡ２）、
「＋」であれば、上記データ出力部１４から出力される
最上位ビットＭＳＢのレベルをそのまま保持し、「−」
であれば、最上位ビットＭＳＢ、つまり１ビット目を
“Ｌ”レベルとする（ステップＡ３）。
【００１１】次にマイクロ・コンピュータ１３は、デー
タ出力部１４の２ビット目の出力を“Ｈ”レベルとし
（ステップＡ４）、そのときのコンパレータ１１の出力
が「＋」か否かを判定する（ステップＡ５）。コンパレ
ータ１１の出力が「＋」であれば、上記データ出力部１
４から出力される２ビット目のレベルをそのまま保持
し、「−」であれば、２ビット目を“Ｌ”レベルとする
（ステップＡ６）。
タ出力部１４の２ビット目の出力を“Ｈ”レベルとし
（ステップＡ４）、そのときのコンパレータ１１の出力
が「＋」か否かを判定する（ステップＡ５）。コンパレ
ータ１１の出力が「＋」であれば、上記データ出力部１
４から出力される２ビット目のレベルをそのまま保持
し、「−」であれば、２ビット目を“Ｌ”レベルとする
（ステップＡ６）。
【００１２】以下、同様の処理を最下位ビットＬＳＢ、
つまりｎビットまで繰り返して実行する。上記のように
して最下位ビットＬＳＢまでの処理を終了した後、デー
タ出力部１４に保持されたデータをＡ／Ｄ変換後のデジ
タルデータとして出力する。例えば８ビットのＤ／Ａ変
換器１２を用いた場合、あるアナログ信号Ｖｉにデジタ
ルデータに変換処理した際、Ｄ／Ａ変換器１２への入力
値が「１１００１１００2＝２０４10」であれば、その
値がＡ／Ｄ変換後のデジタルデータとなる。なお、８ビ
ットのＤ／Ａ変換器１２を用いた場合のフルスケール
は、「２５５10」である。
つまりｎビットまで繰り返して実行する。上記のように
して最下位ビットＬＳＢまでの処理を終了した後、デー
タ出力部１４に保持されたデータをＡ／Ｄ変換後のデジ
タルデータとして出力する。例えば８ビットのＤ／Ａ変
換器１２を用いた場合、あるアナログ信号Ｖｉにデジタ
ルデータに変換処理した際、Ｄ／Ａ変換器１２への入力
値が「１１００１１００2＝２０４10」であれば、その
値がＡ／Ｄ変換後のデジタルデータとなる。なお、８ビ
ットのＤ／Ａ変換器１２を用いた場合のフルスケール
は、「２５５10」である。
【００１３】上記のＡ／Ｄ変換処理において、繰り返し
処理の回数は、データ出力部１４のビット数ｎが最大値
であり、このとき最大の分解能が得られる。従って、上
記の繰り返し回数をｎの範囲内で任意に設定することに
より、その繰り返し回数に応じた分解能を得ることがで
きる。また、分解能を低く設定した場合には、繰り返し
回数が減るので、その分だけ処理の高速化を図ることが
できる。
処理の回数は、データ出力部１４のビット数ｎが最大値
であり、このとき最大の分解能が得られる。従って、上
記の繰り返し回数をｎの範囲内で任意に設定することに
より、その繰り返し回数に応じた分解能を得ることがで
きる。また、分解能を低く設定した場合には、繰り返し
回数が減るので、その分だけ処理の高速化を図ることが
できる。
【００１４】図３は、上記マイクロ・コンピュータ１３
の機能を具体的に示した機能ブロック図である。即ち、
マイクロ・コンピュータ１３は、Ｈ（ハイレベル）信号
記憶部２１、比較信号出力部、即ちＨ（ハイレベル）信
号出力部２２、Ｈ／Ｌ（ハイ／ローレベル）変換部２３
からなっている。そして、上記Ｈ信号記憶部２１は、Ｄ
／Ａ変換器１２に供給する“Ｈ”レベルの信号を所定ビ
ット数、即ち、デジタル出力に対応したビット数記憶す
るもので、入力部２４により分解能に応じた“Ｈ”レベ
ルの信号が設定される。即ち、Ｈ信号記憶部２１には、
最上位ビットから順に“Ｈ”レベルが設定され、分解能
に応じて最下位ビットないし下位数ビットに“Ｌ”レベ
ルが設定される。最大分解能とする場合には、Ｈ信号記
憶部２１の全ビットに“Ｈ”レベルを設定する。
の機能を具体的に示した機能ブロック図である。即ち、
マイクロ・コンピュータ１３は、Ｈ（ハイレベル）信号
記憶部２１、比較信号出力部、即ちＨ（ハイレベル）信
号出力部２２、Ｈ／Ｌ（ハイ／ローレベル）変換部２３
からなっている。そして、上記Ｈ信号記憶部２１は、Ｄ
／Ａ変換器１２に供給する“Ｈ”レベルの信号を所定ビ
ット数、即ち、デジタル出力に対応したビット数記憶す
るもので、入力部２４により分解能に応じた“Ｈ”レベ
ルの信号が設定される。即ち、Ｈ信号記憶部２１には、
最上位ビットから順に“Ｈ”レベルが設定され、分解能
に応じて最下位ビットないし下位数ビットに“Ｌ”レベ
ルが設定される。最大分解能とする場合には、Ｈ信号記
憶部２１の全ビットに“Ｈ”レベルを設定する。
【００１５】Ｈ信号出力部２２は、Ｈ信号記憶部２１に
設定された信号を順次読出してＤ／Ａ変換器１２へ出力
する。このＤ／Ａ変換器１２は、Ｈ信号出力部２２から
送られるてくる所定ビット数のデジタルデータをアナロ
グ信号に変換してコンパレータ１１へ出力する。コンパ
レータ１１は、外部入力されるアナログ信号ＶｉとＤ／
Ａ変換器１２からアナログ信号とを比較し、その結果を
マイクロ・コンピュータ１３のＨ／Ｌ変換部２３へ出力
する。このＨ／Ｌ変換部２３は、コンパレータ１１から
出力される信号が「＋」のとき“１”、「−」のとき
“０”を記憶する。また、Ｈ／Ｌ変換部２３は、コンパ
レータ１１から出力される信号が「−」のとき、Ｈ信号
出力部２２に対して対応するビットを“Ｌ”レベルに設
定する。
設定された信号を順次読出してＤ／Ａ変換器１２へ出力
する。このＤ／Ａ変換器１２は、Ｈ信号出力部２２から
送られるてくる所定ビット数のデジタルデータをアナロ
グ信号に変換してコンパレータ１１へ出力する。コンパ
レータ１１は、外部入力されるアナログ信号ＶｉとＤ／
Ａ変換器１２からアナログ信号とを比較し、その結果を
マイクロ・コンピュータ１３のＨ／Ｌ変換部２３へ出力
する。このＨ／Ｌ変換部２３は、コンパレータ１１から
出力される信号が「＋」のとき“１”、「−」のとき
“０”を記憶する。また、Ｈ／Ｌ変換部２３は、コンパ
レータ１１から出力される信号が「−」のとき、Ｈ信号
出力部２２に対して対応するビットを“Ｌ”レベルに設
定する。
【００１６】上記の構成において、入力部２４よりＨ信
号記憶部２１に対し、最上位ビットより分解能に応じた
所定ビット数だけ“Ｈ”レベルに設定する。Ｈ信号出力
部２２は、Ｈ信号記憶部２１に設定された“Ｈ”レベル
の信号を最上位ビットより順次読出してＤ／Ａ変換器１
２へ出力する。例えばＨ信号記憶部２１に８ビットのデ
ータが設定されている場合、Ｈ信号出力部２２はＨ信号
記憶部２１の最上位ビットを読出すと、最上位ビットを
“Ｈ”レベルとし、下位ビットを全て“Ｌ”レベルとす
る。
号記憶部２１に対し、最上位ビットより分解能に応じた
所定ビット数だけ“Ｈ”レベルに設定する。Ｈ信号出力
部２２は、Ｈ信号記憶部２１に設定された“Ｈ”レベル
の信号を最上位ビットより順次読出してＤ／Ａ変換器１
２へ出力する。例えばＨ信号記憶部２１に８ビットのデ
ータが設定されている場合、Ｈ信号出力部２２はＨ信号
記憶部２１の最上位ビットを読出すと、最上位ビットを
“Ｈ”レベルとし、下位ビットを全て“Ｌ”レベルとす
る。
【００１７】Ｄ／Ａ変換器１２は、Ｈ信号出力部２２か
ら送られてくるデジタルデータをアナログ信号に変換
し、コンパレータ１１に出力する。コンパレータ１１
は、外部入力されるアナログ信号ＶｉとＤ／Ａ変換器１
２からのアナログ信号Ｖｏとを比較し、アナログ信号Ｖ
ｉがＤ／Ａ変換器１２からのアナログ信号Ｖｏより大き
いときに「＋」、小さいときに「−」の信号をマイクロ
・コンピュータ１３へ出力する。
ら送られてくるデジタルデータをアナログ信号に変換
し、コンパレータ１１に出力する。コンパレータ１１
は、外部入力されるアナログ信号ＶｉとＤ／Ａ変換器１
２からのアナログ信号Ｖｏとを比較し、アナログ信号Ｖ
ｉがＤ／Ａ変換器１２からのアナログ信号Ｖｏより大き
いときに「＋」、小さいときに「−」の信号をマイクロ
・コンピュータ１３へ出力する。
【００１８】マイクロ・コンピュータ１３内のＨ／Ｌ変
換部２３は、コンパレータ１１から出力される信号が
「＋」のとき“１”、「−」のとき“０”を記憶すると
共に、コンパレータ１１からの信号が「−」のとき、Ｈ
信号出力部２２に対して対応するビットを“Ｌ”レベル
に設定する。そして、Ｈ信号記憶部２１から次のビット
に対する“Ｈ”レベルの信号がＨ信号出力部２２に読出
され、それまでの上位ビットを含むデジタルデータがＤ
／Ａ変換器１２へ送られてアナログ信号Ｖｏに変換され
る。以下、同様の動作が最上位ビットＭＳＢから順次下
位ビットに向かって繰り返され、各ビットに対するコン
パレータ１１の出力の正負がＨ／Ｌ変換部２３で“１”
あるいは“０”に変換されて記憶される。Ｈ信号記憶部
２１に分解能に応じて“Ｈ”レベルが設定されていない
ビットまで処理が進むと、それ以降は上記の比較処理は
行なわず、Ａ／Ｄ変換処理を終了する。上記比較処理を
行なわないビットについては、Ｈ／Ｌ変換部２３には例
えば“０”が設定される。そして、Ｈ／Ｌ変換部２３に
記憶されたデータがＡ／Ｄ変換されたデータとして出力
される。
換部２３は、コンパレータ１１から出力される信号が
「＋」のとき“１”、「−」のとき“０”を記憶すると
共に、コンパレータ１１からの信号が「−」のとき、Ｈ
信号出力部２２に対して対応するビットを“Ｌ”レベル
に設定する。そして、Ｈ信号記憶部２１から次のビット
に対する“Ｈ”レベルの信号がＨ信号出力部２２に読出
され、それまでの上位ビットを含むデジタルデータがＤ
／Ａ変換器１２へ送られてアナログ信号Ｖｏに変換され
る。以下、同様の動作が最上位ビットＭＳＢから順次下
位ビットに向かって繰り返され、各ビットに対するコン
パレータ１１の出力の正負がＨ／Ｌ変換部２３で“１”
あるいは“０”に変換されて記憶される。Ｈ信号記憶部
２１に分解能に応じて“Ｈ”レベルが設定されていない
ビットまで処理が進むと、それ以降は上記の比較処理は
行なわず、Ａ／Ｄ変換処理を終了する。上記比較処理を
行なわないビットについては、Ｈ／Ｌ変換部２３には例
えば“０”が設定される。そして、Ｈ／Ｌ変換部２３に
記憶されたデータがＡ／Ｄ変換されたデータとして出力
される。
【００１９】上記のようにマイクロ・コンピュータ１３
を使用してハードウェア構成を簡易化し得ると共に、Ａ
／Ｄ変換の分解能を入力部２４より任意に設定すること
ができる。
を使用してハードウェア構成を簡易化し得ると共に、Ａ
／Ｄ変換の分解能を入力部２４より任意に設定すること
ができる。
【００２０】
【発明の効果】以上詳記したように本発明によれば、マ
イクロ・コンピュータを用いてＤ／Ａ変換器を制御する
ことにより、逐次比較レジスタ及びその動作タイミング
を指定するクロック発生器が不要となり、回路構成を簡
易化することができる。また、Ａ／Ｄ変換の分解能を任
意に設定することができると共に、分解能を低く設定し
た場合には、その分、処理の高速化を図ることができ
る。
イクロ・コンピュータを用いてＤ／Ａ変換器を制御する
ことにより、逐次比較レジスタ及びその動作タイミング
を指定するクロック発生器が不要となり、回路構成を簡
易化することができる。また、Ａ／Ｄ変換の分解能を任
意に設定することができると共に、分解能を低く設定し
た場合には、その分、処理の高速化を図ることができ
る。
【図１】本発明の一実施例に係るＡ／Ｄ変換装置の基本
構成を示すブロック図。
構成を示すブロック図。
【図２】同実施例の動作を示すフローチャート。
【図３】同実施例におけるマイクロ・コンピュータの機
能構成を示すブロック図。
能構成を示すブロック図。
【図４】従来のＡ／Ｄ変換装置の構成を示すブロック
図。
図。
１１ コンパレータ １２ Ｄ／Ａ変換器 １３ マイクロ・コンピュータ １４ データ出力部 １５ 基準電源 ２１ Ｈ信号記憶部 ２２ Ｈ信号出力部 ２３ Ｈ／Ｌ変換部 ２４ 入力部
Claims (1)
- 【請求項１】 デジタル出力ビットに対応したビット数
の比較基準信号を記憶するＨ信号記憶手段と、この記憶
手段の各ビットに分解能に応じて“Ｈ”レベルの信号を
設定する入力手段と、上記Ｈ信号記憶手段に記憶された
信号を順次上位レベルから読出して出力する比較信号出
力手段と、この手段から出力される信号をアナログ信号
に変換するＤ／Ａ変換手段と、この手段により変換され
た比較アナログ信号と外部入力されるアナログ信号とを
比較する比較手段と、この比較手段により、外部入力の
アナログ信号が比較アナログ信号より大きいと判定され
たときに“１”、小さいと判定されたときに“０”に変
換して記憶すると共に、小さいと判定されたときに上記
比較信号出力手段の対応ビットを“Ｌ”レベルに設定す
るＨ／Ｌ変換手段とを具備したことを特徴とするＡ／Ｄ
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134166A JPH088746A (ja) | 1994-06-16 | 1994-06-16 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134166A JPH088746A (ja) | 1994-06-16 | 1994-06-16 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088746A true JPH088746A (ja) | 1996-01-12 |
Family
ID=15121998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134166A Withdrawn JPH088746A (ja) | 1994-06-16 | 1994-06-16 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046692A (en) * | 1996-10-08 | 2000-04-04 | Nec Corporation | Microprocessor equipped with an A/D converter |
-
1994
- 1994-06-16 JP JP6134166A patent/JPH088746A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046692A (en) * | 1996-10-08 | 2000-04-04 | Nec Corporation | Microprocessor equipped with an A/D converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620179A (en) | Method for successive approximation A/D conversion | |
| US5028926A (en) | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter | |
| JPH10303751A (ja) | アナログ／ディジタル変換器 | |
| US5736953A (en) | A/D converter having a reduced response time and reduced power consumption | |
| US6239734B1 (en) | Apparatus and a method for analog to digital conversion using plural reference signals and comparators | |
| US6340943B1 (en) | Analog to digital converter method and apparatus | |
| US6094154A (en) | Analog-to-digital converter | |
| JPH07106969A (ja) | アナログ／デジタル変換器 | |
| JPH088746A (ja) | Ａ／ｄ変換装置 | |
| US5686918A (en) | Analog-to-digital converter with digital-to-analog converter and comparator | |
| JP2001267925A (ja) | 逐次比較型ａｄ変換器 | |
| JP2723052B2 (ja) | 自動調整回路 | |
| US6452528B1 (en) | Double comparison successive approximation method and apparatus | |
| JPH05160727A (ja) | Ａ／ｄ変換器 | |
| JPH08293791A (ja) | アナログ／ディジタル変換装置 | |
| JP3461672B2 (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPH07131353A (ja) | 逐次比較形ａｄ変換器 | |
| JPH07231256A (ja) | アナログ／ディジタル変換器 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JPS61242420A (ja) | Ａ／ｄ変換回路 | |
| JP2876952B2 (ja) | 逐次比較型ａ／ｄ変換器 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| JPH075704Y2 (ja) | 多チャンネルａ／ｄ変換器 | |
| KR100189748B1 (ko) | 고속 연속 근사 a/d 변환기 | |
| JPS62151025A (ja) | Ａｄ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |