JP2876952B2 - 逐次比較型ａ／ｄ変換器 - Google Patents
逐次比較型ａ／ｄ変換器Info
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- JP2876952B2 JP2876952B2 JP5226295A JP22629593A JP2876952B2 JP 2876952 B2 JP2876952 B2 JP 2876952B2 JP 5226295 A JP5226295 A JP 5226295A JP 22629593 A JP22629593 A JP 22629593A JP 2876952 B2 JP2876952 B2 JP 2876952B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
に逐次比較型Ａ／Ｄ変換器に関する。
に逐次比較型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来の逐次比較型Ａ／Ｄ変換器の例を示
す図３を参照すると、この逐次比較型Ａ／Ｄ変換器は、
第１のアナログ信号３５と第２のアナログ信号３６とを
比較するコンパレータ３３と、コンパレータ３３の出力
を受けｎビットのデータを格納しｎビットのデジタルデ
ータ（３７−１〜３７−ｎ）を出力する並列レジスタ３
２と、ｎビットのデジタルデータ（３７−１〜３７−
ｎ）をアナログ変換し第１のアナログ信号３５を出力す
るｎビットのＤ／Ａコンバータ（以下Ｄ／Ａコンバータ
とする）３１と、コントロールユニット３４とから構成
される。
す図３を参照すると、この逐次比較型Ａ／Ｄ変換器は、
第１のアナログ信号３５と第２のアナログ信号３６とを
比較するコンパレータ３３と、コンパレータ３３の出力
を受けｎビットのデータを格納しｎビットのデジタルデ
ータ（３７−１〜３７−ｎ）を出力する並列レジスタ３
２と、ｎビットのデジタルデータ（３７−１〜３７−
ｎ）をアナログ変換し第１のアナログ信号３５を出力す
るｎビットのＤ／Ａコンバータ（以下Ｄ／Ａコンバータ
とする）３１と、コントロールユニット３４とから構成
される。
【０００３】従来の逐次比較型のＡ／Ｄ変換器の変換精
度は入力される第２のアナログ信号３６と比較する第１
のアナログ信号３５を出力するＤ／Ａコンバータ３１の
精度とこれを比較するコンパレータ３３の比較精度によ
り決定される。また、Ａ／Ｄ変換器の分解能を上げる
程、コンパレータ３３の比較精度が変換精度に大きく影
響し、同一の第２のアナログ信号３６に対してＡ／Ｄ変
換をするときの変換データの不安定性に直接影響してい
る。
度は入力される第２のアナログ信号３６と比較する第１
のアナログ信号３５を出力するＤ／Ａコンバータ３１の
精度とこれを比較するコンパレータ３３の比較精度によ
り決定される。また、Ａ／Ｄ変換器の分解能を上げる
程、コンパレータ３３の比較精度が変換精度に大きく影
響し、同一の第２のアナログ信号３６に対してＡ／Ｄ変
換をするときの変換データの不安定性に直接影響してい
る。
【０００４】また、Ｄ／Ａコンバータ３１から出力され
る第１のアナログ信号３５の変化と入力される第２のア
ナログ信号３６の変換過程のレベルの変化を５ビットの
Ａ／Ｄ変換器の動作波形を示す図４を参照して、このＡ
／Ｄ変換器の動作を説明する。
る第１のアナログ信号３５の変化と入力される第２のア
ナログ信号３６の変換過程のレベルの変化を５ビットの
Ａ／Ｄ変換器の動作波形を示す図４を参照して、このＡ
／Ｄ変換器の動作を説明する。
【０００５】アナログの入力端子からＡ／Ｄ変換する第
２のアナログ信号３６が入力され、コントロールユニッ
ト３４が変換の開始の指示をレジスタ３２に送る。Ｄ／
Ａコンバータ３１には変換可能な信号範囲のレベル（本
例ではＶＤＤとする）の（ＶＤＤ／２）のレベルの第１
のアナログ信号３５を出力するためのデータがレジスタ
３２から入力される。コンパレータ３３は第１のアナロ
グ信号３５と第２のアナログ信号３６を比較してその結
果レジスタ３２に格納する。
２のアナログ信号３６が入力され、コントロールユニッ
ト３４が変換の開始の指示をレジスタ３２に送る。Ｄ／
Ａコンバータ３１には変換可能な信号範囲のレベル（本
例ではＶＤＤとする）の（ＶＤＤ／２）のレベルの第１
のアナログ信号３５を出力するためのデータがレジスタ
３２から入力される。コンパレータ３３は第１のアナロ
グ信号３５と第２のアナログ信号３６を比較してその結
果レジスタ３２に格納する。
【０００６】この結果はＤ／Ａコンバータ３１に再度送
られ、次回の比較動作時には（ＶＤＤ／２）のレベルに
対し第２のアナログ信号３６が大きい場合には（ＶＤＤ
／２）より（ＶＤＤ／２）の１／２大きい第１のアナロ
グ信号３６が作られ、小さい場合には（ＶＤＤ／２）よ
り（ＶＤＤ／２）の１／２小さい第１のアナログ信号３
６が作られ比較を行う。
られ、次回の比較動作時には（ＶＤＤ／２）のレベルに
対し第２のアナログ信号３６が大きい場合には（ＶＤＤ
／２）より（ＶＤＤ／２）の１／２大きい第１のアナロ
グ信号３６が作られ、小さい場合には（ＶＤＤ／２）よ
り（ＶＤＤ／２）の１／２小さい第１のアナログ信号３
６が作られ比較を行う。
【０００７】図４に示す例は大きい場合で、以下、前回
の比較電圧に対して（１／２）の差の第１のアナログ信
号３５を合計５回の比較を行ってレジスタ３２に分格納
し１変換分の動作を終了する。
の比較電圧に対して（１／２）の差の第１のアナログ信
号３５を合計５回の比較を行ってレジスタ３２に分格納
し１変換分の動作を終了する。
【０００８】
【発明が解決しようとする課題】しかしながら、この
時、第２の入力アナログ信号３６とＤ／Ａコンバータ３
１から第１のアナログ信号３５の差が極めて小さい場合
には、コンパレータ３３の出力は不安定となる。この様
子を示す図５を参照すると、この出力は、コンパレータ
の比較精度と入力される第１および２のそれぞれのアナ
ログ信号にのっているノイズのレベルに依存するため、
コンパレータ３３の性能を上げても完全に回避する事は
困難である。この時レジスタ３２が取り込むデータが１
変換をする毎に変わってしまう可能性がある。このた
め、同一の第２のアナログ信号を入力しているにもかか
わらず変換データは変換する毎にゆらいでしまうという
問題があった。
時、第２の入力アナログ信号３６とＤ／Ａコンバータ３
１から第１のアナログ信号３５の差が極めて小さい場合
には、コンパレータ３３の出力は不安定となる。この様
子を示す図５を参照すると、この出力は、コンパレータ
の比較精度と入力される第１および２のそれぞれのアナ
ログ信号にのっているノイズのレベルに依存するため、
コンパレータ３３の性能を上げても完全に回避する事は
困難である。この時レジスタ３２が取り込むデータが１
変換をする毎に変わってしまう可能性がある。このた
め、同一の第２のアナログ信号を入力しているにもかか
わらず変換データは変換する毎にゆらいでしまうという
問題があった。
【０００９】すなわち、従来の逐次比較型Ａ／Ｄ変換器
では、内部のコンパレータの出力を直接データとして並
列レジスタ等に蓄積しているため、コンパレータ出力の
不安定さが直接変換データのゆらぎを起し、変換精度の
低下を起していた。
では、内部のコンパレータの出力を直接データとして並
列レジスタ等に蓄積しているため、コンパレータ出力の
不安定さが直接変換データのゆらぎを起し、変換精度の
低下を起していた。
【００１０】
【課題を解決するための手段】本発明の逐次比較型Ａ／
Ｄ変換器は、第１のアナログ信号と第２のアナログ信号
とを比較しデジタル信号を出力するコンパレータと、前
記第１及び第２のアナログ信号のＡ／Ｄ変換時間の（１
／Ｎ）倍（Ｎは整数）のクロック信号が入力され、前記
第１のアナログ信号と前記第２のアナログ信号とのレベ
ル差が実質的に無くなったときに発生する前記コンパレ
ータの出力のゆらぎ比率を判定し、この判定結果を出力
するコンパレータ出力安定回路と、前記判定結果を受け
ｎビット（ｎは整数）のデジタルデータを格納するｎビ
ット並列レジスタと、この並列レジスタのｎビット出力
をＤ／Ａ変換し前記第１のアナログ信号として出力する
ｎビットのＤ／Ａコンバータと、前記コンパレータおよ
び前記ｎビット並列レジスタとを制御するコントロール
ユニットとを有する構成である。
Ｄ変換器は、第１のアナログ信号と第２のアナログ信号
とを比較しデジタル信号を出力するコンパレータと、前
記第１及び第２のアナログ信号のＡ／Ｄ変換時間の（１
／Ｎ）倍（Ｎは整数）のクロック信号が入力され、前記
第１のアナログ信号と前記第２のアナログ信号とのレベ
ル差が実質的に無くなったときに発生する前記コンパレ
ータの出力のゆらぎ比率を判定し、この判定結果を出力
するコンパレータ出力安定回路と、前記判定結果を受け
ｎビット（ｎは整数）のデジタルデータを格納するｎビ
ット並列レジスタと、この並列レジスタのｎビット出力
をＤ／Ａ変換し前記第１のアナログ信号として出力する
ｎビットのＤ／Ａコンバータと、前記コンパレータおよ
び前記ｎビット並列レジスタとを制御するコントロール
ユニットとを有する構成である。
【００１１】また、本発明の逐次比較型Ａ／Ｄ変換器の
前記コンパレータ出力安定回路は、前記コンパレータの
出力と前記クロック信号とが入力されるＮＡＮＤ回路
と、このＮＡＮＤ回路の出力を受けるｍビット（ｍは整
数）カウンターと、このカウンターのｍビット出力を受
け前記ｎビット並列レジスタへその出力を格納するＡＮ
Ｄ回路とを有する構成とすることもできる。
前記コンパレータ出力安定回路は、前記コンパレータの
出力と前記クロック信号とが入力されるＮＡＮＤ回路
と、このＮＡＮＤ回路の出力を受けるｍビット（ｍは整
数）カウンターと、このカウンターのｍビット出力を受
け前記ｎビット並列レジスタへその出力を格納するＡＮ
Ｄ回路とを有する構成とすることもできる。
【００１２】またさらに、本発明の逐次比較型Ａ／Ｄ変
換器は、 前記コントロールユニットは前記コンパレー
タ出力安定回路を制御する構成とすることもできる。
換器は、 前記コントロールユニットは前記コンパレー
タ出力安定回路を制御する構成とすることもできる。
【００１３】さらにまた、本発明の逐次比較型Ａ／Ｄ変
換器は、前記ｍビットカウンタは立下りエッヂバイナリ
ーカウンタである構成とすることもできる。
換器は、前記ｍビットカウンタは立下りエッヂバイナリ
ーカウンタである構成とすることもできる。
【００１４】
【実施例】次に、本発明の一実施例の逐次比較型Ａ／Ｄ
変換器について図面を参照しながら具体的に説明する。
変換器について図面を参照しながら具体的に説明する。
【００１５】本発明の一実施例としての４ビットの逐次
比較型Ａ／Ｄ変換器の例を示す図１を参照すると、この
実施例の逐次比較型Ａ／Ｄ変換器は、４ビットのＤ／Ａ
コンバータ１と４ビットの並列レジスタ２と、コンパレ
ータ３と、コントロールユニット４と、５ビットの立ち
下がりエッヂで１カウントするリセット付きカウンター
５と、クロック入力制御用ＮＡＮＤゲート６と、カウン
ト数検出用ＡＮＤゲート７とから構成される。
比較型Ａ／Ｄ変換器の例を示す図１を参照すると、この
実施例の逐次比較型Ａ／Ｄ変換器は、４ビットのＤ／Ａ
コンバータ１と４ビットの並列レジスタ２と、コンパレ
ータ３と、コントロールユニット４と、５ビットの立ち
下がりエッヂで１カウントするリセット付きカウンター
５と、クロック入力制御用ＮＡＮＤゲート６と、カウン
ト数検出用ＡＮＤゲート７とから構成される。
【００１６】次に、この実施例の変換動作のタイミング
チャートを示す図２を参照して、この実施例の逐次比較
型Ａ／Ｄ変換器の変換動作について説明する。
チャートを示す図２を参照して、この実施例の逐次比較
型Ａ／Ｄ変換器の変換動作について説明する。
【００１７】第２のアナログ信号１６がある一定のレベ
ルで入力される時、初めに、コントロールユニット４か
らレジスタ２に対して１回目の比較のためのデータがセ
ットされＤ／Ａコンバータ１に送られ、それと同時にカ
ウンター５はリセットされる。Ｄ／Ａコンバータ１から
コンパレータ３に第１のアナログ信号１５が入力され第
２のアナログ信号１６と比較が行われる。
ルで入力される時、初めに、コントロールユニット４か
らレジスタ２に対して１回目の比較のためのデータがセ
ットされＤ／Ａコンバータ１に送られ、それと同時にカ
ウンター５はリセットされる。Ｄ／Ａコンバータ１から
コンパレータ３に第１のアナログ信号１５が入力され第
２のアナログ信号１６と比較が行われる。
【００１８】Ｄ／Ａコンバータ１のセットアップ時間を
考慮してコントロールユニット４はコンパレータ３に第
１および２のアナログ信号１５および１６が入力されて
いるのを確認してから比較結果の出力を開始させる。こ
の時、コンパレータの安定時間（以下、１ビットの変換
時間とする）をおくため、ある一定の時間比較結果が出
力され続ける。
考慮してコントロールユニット４はコンパレータ３に第
１および２のアナログ信号１５および１６が入力されて
いるのを確認してから比較結果の出力を開始させる。こ
の時、コンパレータの安定時間（以下、１ビットの変換
時間とする）をおくため、ある一定の時間比較結果が出
力され続ける。
【００１９】また比較開始と同時にカウント可能状態に
なるようにＮＡＮＤ６に“１”をセットする。ＮＡＮＤ
６にはコントロールユニット４の信号に同期して１ビッ
トの変換時間のＮ倍のクロックを入力しコンパレータ３
の出力によってクロックがカウンター５に入力されるか
されないかのコントロールを行う。
なるようにＮＡＮＤ６に“１”をセットする。ＮＡＮＤ
６にはコントロールユニット４の信号に同期して１ビッ
トの変換時間のＮ倍のクロックを入力しコンパレータ３
の出力によってクロックがカウンター５に入力されるか
されないかのコントロールを行う。
【００２０】この時、比較経過が“１”の時にのみＮ倍
のクロックがカウンター５に入力され、カウント動作を
開始する（カウンター５のビット数は変換時間内でずっ
とカウントされた場合にカウンターの出力が全て“１”
になる様に設定する）。
のクロックがカウンター５に入力され、カウント動作を
開始する（カウンター５のビット数は変換時間内でずっ
とカウントされた場合にカウンターの出力が全て“１”
になる様に設定する）。
【００２１】次に、ＡＮＤ７はカウンター５が所定のカ
ウント数を超えると“１”を出力しカウント数が満たな
い場合は“０”となり、１ビットの変換時間終了後レジ
スタ２はＡＮＤ７の出力を比較結果として蓄積する。
ウント数を超えると“１”を出力しカウント数が満たな
い場合は“０”となり、１ビットの変換時間終了後レジ
スタ２はＡＮＤ７の出力を比較結果として蓄積する。
【００２２】次に、図５を参照してコンパレータ３の出
力がゆらいだ場合のこの実施例の逐次比較型Ａ／Ｄ変換
器の動作について説明する。
力がゆらいだ場合のこの実施例の逐次比較型Ａ／Ｄ変換
器の動作について説明する。
【００２３】従来の逐次比較型Ａ／Ｄ変換器の場合、コ
ンパレータ３３の出力がゆらいでいる場合、レジスタ３
２に比較結果を取り込むタイミングにコンパレータ３３
の出力が“１”になっているか、“０”になっているか
は極めて不安定である。しかし、コンパレータの出力は
ゆらいでいても、比較レベルには必ず差があり、変換時
間内での“１”と“０”の存在する割合は偏りがあり
“１”の占める割合が多い場合は正しい判定結果は
“１”であると考えられる。例えば、“１”と“０”の
割合が６：４だったとすると、従来例の場合６０％の割
合で“１”と判定され、あとは“０”と判定される。従
って、１０回に４回は誤差を生じ且つデータがふらつく
ことになる。
ンパレータ３３の出力がゆらいでいる場合、レジスタ３
２に比較結果を取り込むタイミングにコンパレータ３３
の出力が“１”になっているか、“０”になっているか
は極めて不安定である。しかし、コンパレータの出力は
ゆらいでいても、比較レベルには必ず差があり、変換時
間内での“１”と“０”の存在する割合は偏りがあり
“１”の占める割合が多い場合は正しい判定結果は
“１”であると考えられる。例えば、“１”と“０”の
割合が６：４だったとすると、従来例の場合６０％の割
合で“１”と判定され、あとは“０”と判定される。従
って、１０回に４回は誤差を生じ且つデータがふらつく
ことになる。
【００２４】そこで、本発明の実施例の逐次比較型Ａ／
Ｄ変換器は、１変換時間中にＮ回のサンプリングをする
ことによって判定結果精度を上げることができる。以下
に例を取って説明する。
Ｄ変換器は、１変換時間中にＮ回のサンプリングをする
ことによって判定結果精度を上げることができる。以下
に例を取って説明する。
【００２５】今、一般的にデータが“１”と判定される
確率Ｐｕの計算式は以下の様になる。すなわち、 データが“１”と判定される確率 ：Ｐ
ｕ １変換時間内の仮のフレーム数 ：Ｍ １変換時間内の“１”と判定されるフレームの割合：Ｐ （従来例でのふらつく割合相当） １変換内のサンプリング数 ：Ｎ （但し、判定基準をサンプリング回数の多数決とする場
合）とすると、
確率Ｐｕの計算式は以下の様になる。すなわち、 データが“１”と判定される確率 ：Ｐ
ｕ １変換時間内の仮のフレーム数 ：Ｍ １変換時間内の“１”と判定されるフレームの割合：Ｐ （従来例でのふらつく割合相当） １変換内のサンプリング数 ：Ｎ （但し、判定基準をサンプリング回数の多数決とする場
合）とすると、
【００２６】
【００２７】となる。
【００２８】ここで、仮にＮ＝５とし、コンパレータ３
の出力がゆらぎ、“１”と“０”の占める割合が６：４
であり、“１”、“０”の判定基準をサンプリング数の
半分以上が１であれば判定は“１”と考え、ここではカ
ンウンター５が３以上カウントする時に“１”とした場
合を考える。この時、仮に変換時間を１０のフレームに
分けて考えるとすると、１０のフレームのうち６フレー
ムが“１”となり、その割合は確率の計算に置き換える
と“１”の玉が６個、“０”の玉が４個入っている袋か
ら取った玉を戻さないで５個取り出した時３個以上が
“１”の玉である確率と考えることが出来る。従ってそ
の確率Ｐは
の出力がゆらぎ、“１”と“０”の占める割合が６：４
であり、“１”、“０”の判定基準をサンプリング数の
半分以上が１であれば判定は“１”と考え、ここではカ
ンウンター５が３以上カウントする時に“１”とした場
合を考える。この時、仮に変換時間を１０のフレームに
分けて考えるとすると、１０のフレームのうち６フレー
ムが“１”となり、その割合は確率の計算に置き換える
と“１”の玉が６個、“０”の玉が４個入っている袋か
ら取った玉を戻さないで５個取り出した時３個以上が
“１”の玉である確率と考えることが出来る。従ってそ
の確率Ｐは
【００２９】
【００３０】となる。
【００３１】以上のように、従来例では６０％の確率で
しか“１”と安定できなかったのに対して、本発明の回
路を使う事により上の例では７４％の確率で“１”と判
定出来、“１”と判定される確率があがり、ふらつきの
低減、変換精度の向上ができる。
しか“１”と安定できなかったのに対して、本発明の回
路を使う事により上の例では７４％の確率で“１”と判
定出来、“１”と判定される確率があがり、ふらつきの
低減、変換精度の向上ができる。
【００３２】
【発明の効果】以上説明した様に、本発明では、逐次比
較型Ａ／Ｄ変換器でコンパレータの出力を変換時間のＮ
倍のクロックでサンプリングカウントする事により変換
データのゆらぎの低減、変換精度の向上が出来る効果が
ある。
較型Ａ／Ｄ変換器でコンパレータの出力を変換時間のＮ
倍のクロックでサンプリングカウントする事により変換
データのゆらぎの低減、変換精度の向上が出来る効果が
ある。
【図１】本発明の一実施例の逐次比較型Ａ／Ｄ変換器の
ブロック図である。
ブロック図である。
【図２】図１に示す実施例の逐次比較型Ａ／Ｄ変換器の
タイミングチャートである。
タイミングチャートである。
【図３】従来の逐次比較型Ａ／Ｄ変換器のブロック図で
ある。
ある。
【図４】逐次比較型Ａ／Ｄ変換器内のＤ／Ａコンバータ
変換中の出力波形を示す図である。
変換中の出力波形を示す図である。
【図５】コンパレータの比較結果の出力波形を示す図で
ある。
ある。
１ ４ビットＤ／Ａコンバータ ２ ４ビット並列レジスタ ３，３３ コンパレータ ４，３４ コントロールユニット ５ カウンタ ６ クロック入力制御用ＮＡＮＤゲート ７ カウント数検出用ＡＮＤゲート １１ データ格納クロック １２ 並列レジスタコントロール信号 １３ ＮＡＮＤ６コントロール信号 １４ 比較結果出力イネーブル信号 １５，１６，３５，３６ アナログ信号 １７，１８，１９，２０，２１，２２ クロック信号 ２３ レジスタ制御信号 ２４ リセット信号 ２５−１〜２５−４，３７−１〜３７−ｎ デジタル
信号 ３２ ｎビット並列レジスタ
信号 ３２ ｎビット並列レジスタ
Claims (4)
- 【請求項１】 第１のアナログ信号と第２のアナログ信
号とを比較しデジタル信号を出力するコンパレータと、
前記第１及び第２のアナログ信号のＡ／Ｄ変換時間の
（１／Ｎ）倍（Ｎは整数）のクロック信号が入力され、
前記第１のアナログ信号と前記第２のアナログ信号との
レベル差が実質的に無くなったときに発生する前記コン
パレータの出力のゆらぎ比率を判定し、この判定結果を
出力するコンパレータ出力安定回路と、前記判定結果を
受けｎビット（ｎは整数）のデジタルデータを格納する
ｎビット並列レジスタと、この並列レジスタのｎビット
出力をＤ／Ａ変換し前記第１のアナログ信号として出力
するｎビットのＤ／Ａコンバータと、前記コンパレータ
および前記ｎビット並列レジスタとを制御するコントロ
ールユニットとを有することを特徴とする逐次比較型Ａ
／Ｄ変換器。 - 【請求項２】 前記コンパレータ出力安定回路は、前記
コンパレータの出力と前記クロック信号とが入力される
ＮＡＮＤ回路と、このＮＡＮＤ回路の出力を受けるｍビ
ット（ｍは整数）カウンターと、このカウンターのｍビ
ット出力を受け前記ｎビット並列レジスタへその出力を
格納するＡＮＤ回路とを有することを特徴とする請求項
１記載の逐次比較型Ａ／Ｄ変換器。 - 【請求項３】 前記コントロールユニットは前記コンパ
レータ出力安定回路を制御することを特徴とする請求項
１または２記載の逐次比較型Ａ／Ｄ変換器。 - 【請求項４】 前記ｍビットカウンタは立下りエッヂバ
イナリーカウンタである請求項２記載の逐次比較型Ａ／
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226295A JP2876952B2 (ja) | 1993-09-13 | 1993-09-13 | 逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5226295A JP2876952B2 (ja) | 1993-09-13 | 1993-09-13 | 逐次比較型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786946A JPH0786946A (ja) | 1995-03-31 |
| JP2876952B2 true JP2876952B2 (ja) | 1999-03-31 |
Family
ID=16842974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5226295A Expired - Fee Related JP2876952B2 (ja) | 1993-09-13 | 1993-09-13 | 逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0932936A1 (en) * | 1997-07-18 | 1999-08-04 | Microchip Technology Incorporated | Improved successive approximation a/d converter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173372A (en) * | 1974-12-21 | 1976-06-25 | Fujitsu Ltd | Anarogu deijitaruhenkanki |
| JPS58104522A (ja) * | 1981-12-16 | 1983-06-22 | Nippon Denso Co Ltd | アナログ・デイジタル変換方法 |
| JPS62120724A (ja) * | 1985-11-20 | 1987-06-02 | Akai Electric Co Ltd | 逐次比較型ａ−ｄ変換器 |
| JPH03185927A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| JPH0771004B2 (ja) * | 1990-02-27 | 1995-07-31 | 三洋電機株式会社 | 逐次比較型ａ／ｄ変換器 |
| JPH04255113A (ja) * | 1991-02-07 | 1992-09-10 | Sharp Corp | アナログ／デジタル変換装置 |
| JPH05160727A (ja) * | 1991-12-05 | 1993-06-25 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
-
1993
- 1993-09-13 JP JP5226295A patent/JP2876952B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786946A (ja) | 1995-03-31 |
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