DE4311548C2 - Serieller Analog/Digital-Umsetzer - Google Patents

Description

Die Erfindung bezieht sich auf einen seriellen Analog/Digital-Umsetzer mit einer Steuerschaltung, die entsprechend dem Ergebnis des Vergleichs zwischen einem aus einem digitalen Wert in einem Serienwandlerregister umgesetzten analogen Wert und einem analogen Eingangssignal durch einen Vergleicher die Bits des Serienwandlerregisters aufeinanderfolgend von einem führenden Bit bis zu Bits niedriger Wertigkeit umsetzt.

Ein derartiger Analog/Digital-Umsetzer ist bereits aus der US 46 51 132 bekannt.

Fig. 10 und Fig. 11 sind Darstellungen, die den Aufbau bzw. wesentliche Teile eines vergleichbaren herkömmlichen seriellen Analog/Digital- bzw. A/D-Wandlers zeigen.

Fig. 10 zeigt einen Vergleicher 1 zum Vergleichen eines analogen Eingangssignals mit dem Wert des Ergebnisses einer D/A-Umsetzung, ein Serienwandlerregister 2 zum Speichern des Ergebnisses einer A/D-Umsetzung und zum Decodieren von Eingabedaten für das Zuführen zu einem D/A-Umsetzer 3, den D/A-Umsetzer 3 zum Umsetzen des digitalen Wertes (Umsetzungsergebnisses) aus dem Serienwandlerregister 2 in einen analogen Wert, eine Steuerschaltung 4 zur seriellen Umsetzung und einen Taktgenerator 5 für die A/D-Umsetzung. Mit A ist ein analoges Eingangssignal, mit B ist eine Gruppe von Biteinstellsignalen, die aus der Steuerschaltung 4 für die serielle Umsetzung dem Serienwandlerregister 2 zugeführt werden, mit C ist ein Einzelbit-Umsetzsignal, das aus dem Taktgenerator 5 dem Vergleicher 1 zugeführt wird, mit D ist ein A/D-Umsetzstartsignal, das aus dem Taktgenerator 5 der Steuerschaltung 4 zugeführt wird, mit E ist eine von dem D/A-Umsetzer 3 abgegebene Vergleichsspannung und mit F ist ein Umsetzungsabschlußsignal bezeichnet.

Fig. 11 zeigt einen Zwischenspeicher 6a, der während eines Zeitabschnitts hohen Pegels H eines eingegebenen Taktsignals CLK einen Datenwert aufnimmt, den Datenwert auf das Abfallen des Taktsignals hin speichert und durch ein Setzsignal S und ein Rücksetzsignal R jeweils gesetzt bzw. rückgesetzt wird. Mit 6b ist ein Zwischenspeicher bezeichnet, der während eines Zeitabschnittes niedrigen Pegels L des eingegebenen Taktsignals CLK einen Datenwert aufnimmt und den Datenwert auf den Anstieg des Taktsignals CLK hin speichert. Die Zwischenspeicher 6a und 6b bilden eine Schieberegisterstufe S. Mit 77 bis 70 und 7S sind die Bits der die Steuerschaltung 4 für die serielle Umsetzung bildenden Schieberegisterstufen S bezeichnet, die in der Reihenfolge von hoher zu niedriger Wertigkeit angeordnet sind. Mit B7 bis B0 sind Biteinstellsignale bezeichnet, die jeweiligen Bits a7 bis a0 des Serienwandlerregisters 2 zugeführt werden und die den Biteinstellsignalen B nach Fig. 10 entsprechen. D.h., die Steuerschaltung 4 ist mit den Schieberegisterstufen S aufgebaut, die jeweils die in Kaskadenschaltung verbundenen Zwischenspeicher 6a und 6b enthalten und die Bits 77 bis 70 und 7S bilden.

Als nächstes wird die Funktion dieses herkömmlichen A/D-Umsetzers beschrieben. Zu Beginn einer A/D-Umsetzung wird das Umsetzstartsignal D eingeschaltet und es wird für die aufeinanderfolgende Umsetzung das Schieberegister-Bit 77 der Steuerschaltung 4 nach Fig. 10 gesetzt. Dadurch wird synchron mit einem Wechsel eines Einzelbit-Umsetzsignals das Biteinstellsignal B7 eingeschaltet, so daß in das führende Bit a7 des Serienwandlerregisters 2 "1" eingesetzt wird, während in die Bits a6 bis a0 "0" eingesetzt wird. Zugleich wird ein Digitalwert in dem Serienwandlerregister 2 durch den D/A-Wandler 3 zu einem analogen Wert, nämlich zu einer Vergleichsspannung E decodiert, die im Ansprechen auf das Einzelbit-Umsetzsignal C durch den Vergleicher 1 mit der Spannung des von außen eingegebenen analogen Eingangssignals A verglichen wird. Nur dann, wenn die Vergleichsspannung E aus dem D/A-Umsetzer 3 höher als die Spannung des analogen Eingangssignals A ist, wird gleichzeitig mit der Umsetzung durch dieses Vergleichsergebnis der Wert des Bits a7, das auf "1" gesetzt war, gelöscht und auf "0" rückgesetzt. Auf diese Weise wird zuerst die Umsetzung des Bits a7 vorgenommen. Danach wird für die Umsetzung des Bits a6 wieder das Einzelbit-Umsetzsignal C eingeschaltet, wodurch der in dem Bit 77 gesetzte Datenwert "1" zu dem Bit 76 verschoben wird und in dem Bit 77 der Wert "0" gespeichert wird. Hierdurch wird nur das Biteinstellsignal B6 eingeschaltet, wodurch in das Bit a6 "1" eingesetzt wird. Durch den Vergleicher 1 wird im Ansprechen auf das Einzelbit-Umsetzsignal C der Vergleich zwischen der Spannung des analogen Eingangssignals A und derjenigen Vergleichsspannung aus dem D/A-Umsetzer 3 ausgeführt, die decodiert wird, wenn das Umsetzungsergebnis ("1" oder "0") für a7 in a7 eingesetzt ist, in a6 "1" eingesetzt ist und in a5 bis a0 "0" eingesetzt ist. Gleichermaßen wie bei der Umsetzung für das Bit a7 wird der Wert des Bits a6 nur dann gelöscht, wenn die Vergleichsspannung E höher als die Spannung des analogen Eingangssignals A ist.

Auf diese Weise wird der zu Beginn der Umsetzung in dem Bit 77 gesetzte Datenwert "1" im Ansprechen auf das Einzelbit- Umsetzsignal C von dem Bit 76 bis zu dem Bit 70 der die Steuerschaltung 4 für die serielle Umsetzung bildenden Schieberegisterstufen S verschoben, wodurch aufeinanderfolgend in das Bit a7 bis zu dem Bit a0 "1" eingesetzt wird. Für die Bits a7 bis a0 wird der Vergleich zwischen der von dem D/A-Umsetzer 3 decodierten und ausgegebenen Vergleichsspannung E und der Spannung des analogen Eingangssignals A wiederholt, wodurch die auf "1" gesetzten Bits 77 bis 70 auf "1" gehalten oder auf "0" gelöscht werden. Auf diese Weise wird der Wert eines jeden Bits bestimmt und in dem Serienwandlerregister 2 ein einzelnes A/D-Umsetzungsergebnis erhalten. Wenn weiterhin der Datenwert bis zu dem Bit 7S verschoben wird, wird zum Beenden der Umsetzung das Umsetzabschlußsignal F eingeschaltet.

Ein derartiger herkömmlicher Serienwandler-A/D-Umsetzer wird zum Umsetzen von eingegebenen Werten wie beispielsweise einer Wassertemperatur TR im Kühler einer Maschine, einem Ladedruck BP der Maschine oder einer Beschleunigung MP des Fahrzeugs in digitale Signale verwendet. Diese Eingabewerte wie diejenigen für die Kühlwassertemperatur TR, den Ladedruck BP und die Fahrzeugbeschleunigung MP werden durch den vorstehend genannten Taktgenerator 5 selektiv in den Vergleicher 1 als analoges Eingangssignal A für die Umsetzung in ein digitales Signal eingegeben.

Da der herkömmliche Serienwandler-A/D-Umsetzer auf die vorstehend beschriebene Weise gestaltet ist, wird für das Umsetzen eines analogen Eingangssignals, das nur geringe Änderungen zeigt, immer eine vorbestimmte Umsetzungszeit benötigt. Beispielsweise ändert sich gemäß der Darstellung in Fig. 13 die Kühlwassertemperatur TR nach dem Anlassen der Maschine nach einem vorbestimmten Zeitpunkt t1 nur geringfügig. Trotz der Änderung in einem vorbestimmten Bereich P von TR1 bis TR2 wird aufeinanderfolgend in alle Bits des Serienwandlerregisters 2 der Wert "1" von dem führenden Bit an eingesetzt, von dem an die serielle Umsetzung beginnt. Daher wird für das Erhalten des Umsetzungsergebnisses eine relativ lange Zeit benötigt.

Der Erfindung liegt daher die Aufgabe zugrunde, einen seriellen Analog/Digital-Umsetzer der eingangs genannten Art derart weiterzubilden, daß ein analoges Eingangssignal, das nur geringe Änderungen zeigt, ohne Verschlechterung der Umsetzungsgenauigkeit in möglichst kurzer Zeit umgesetzt wird.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst.

In einem derartig ausgestalteten Serienwandler-A/D-Umsetzer werden im voraus einige Bits eines Umsetzungsergebnisses festgelegt und die Umsetzung wird nur für die nicht festgelegten Bits vorgenommen, so daß die Umsetzung in einer kürzeren Zeit als mit dem herkömmlichen A/D-Umsetzer fertiggestellt werden kann.

Die Erfindung wird nachstehend anhand von Ausführungsbei­ spielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine Darstellung des Aufbaus eines seriellen Analog/Digital-Umsetzers gemäß einem ersten Ausführungsbeispiel,

Fig. 2 die Gestaltung einer Steuerschaltung zur seriellen Umsetzung,

Fig. 3 eine schematische Darstellung einer Umsetzungsanfangeinstellschaltung,

Fig. 4 eine schematische Darstellung einer Inverterschaltung,

Fig. 5 ein Schaltbild einer "1"-Bit-Detektorschaltung,

Fig. 6 ein Schaltbild einer "0"-Bit-Detektorschaltung,

Fig. 7 einen seriellen A/D-Umsetzer gemäß einem zweiten Ausführungsbeispiel,

Fig. 8 die Gestaltung eines seriellen A/D- Umsetzers gemäß einem dritten Ausführungsbeispiel, der ein 8-Bit-A/D-Umsetzer mit vier Eingängen ist,

Fig. 9 ein Schaltbild eines seriellen A/D- Umsetzers gemäß einem vierten Ausführungsbeispiel der Erfindung,

Fig. 10 die Gestaltung eines herkömmlichen seriellen A/D-Umsetzers,

Fig. 11 ausführlich die Gestaltung des herkömmlichen seriellen A/D-Umsetzers,

Fig. 12 ein Beispiel für mittels des herkömmlichen A/D-Umsetzers umzusetzende analoge Eingangssignale, und

Fig. 13 ein Beispiel für ein in den herkömmlichen seriellen A/D-Umsetzer eingegebenes analoges Eingangssignal.

Die Fig. 1 bis 6 sind Darstellungen, die die Gestaltung eines seriellen Analog/Digital- bzw. A/D-Umsetzers gemäß einem ersten Ausführungsbeispiel zeigen.

Diese Figuren zeigen einen Vergleicher 1 zum Vergleichen eines analogen Eingangssignals A mit einer Vergleichsspannung E aus einem D/A-Umsetzer 3, ein Serienwandlerregister 2 zum Speichern eines Decodierungs- Eingangswertes für das Decodieren zu der Vergleichsspannung E durch den D/A-Umsetzer 3 und zum Speichern des Ergebnisses der A/D-Umsetzung, den D/A-Umsetzer 3, eine Steuerschaltung 4 für die aufeinanderfolgende bzw. serielle Umsetzung, einen Taktgenerator 5 für die A/D-Umsetzung, ein Festwertregister 8 für das Einstellen von festen Datenwerten, ein Bitfestlegeregister 9 für das Bestimmen von festzulegenden Bits, UND-Glieder 100 bis 107 für das Erzeugen von Signalen zum Steuern der Eingabe der Festdaten in das Serienwandlerregister 2 entsprechend den Werten des Bitfestlegeregisters 9 und im Ansprechen auf ein Umsetzstartsignal, Übertragungsschaltglieder 110 bis 117, UND-Glieder 12 und 13 und Detektorschaltungen 14 und 15 für das jeweilige Erfassen von Werten "1" und "0" aller nicht festgelegten Bits. Mit A ist das analoge Eingangssignal, mit B ist eine Gruppe von dem Serienwandlerregister 2 aus der Steuerschaltung 4 zugeführten Steuersignalen, mit C ist ein Einzelbit-Umsetzsignal, das von dem Taktgenerator 5 für die A/D-Umsetzung dem Vergleicher 1 zugeführt wird, mit D ist ein Umsetzstartsignal, das von dem Taktgenerator 5 der Steuerschaltung 4 für das aufeinanderfolgende Umsetzen zugeführt wird, mit E ist die von dem D/A-Umsetzer 3 abgegebene Vergleichsspannung und mit F ist ein Umsetzabschlußsignal bezeichnet.

Weiterhin zeigt Fig. 2 einen Zwischenspeicher 6a, der gesetzt (S) und rückgesetzt (R) werden kann und der während eines Zeitabschnitts mit dem hohen Pegel H eines eingegebenen Taktsignals einen Datenwert aufnimmt und den Datenwert auf das Abfallen des eingegebenen Taktsignals hin speichert, einen Zwischenspeicher 6b für das Aufnehmen eines Datenwerts während eines Zeitabschnitts mit dem niedrigen Pegel L des eingegebenen Taktsignals und zum Speichern des Datenwerts auf einen Anstieg des eingegebenen Taktsignals hin, jeweilige Bits 77 bis 70 und 7S eines die Steuerschaltung 4 für die serielle Umsetzung bildenden Schieberegisters S, Steuersignale B7 bis B0, die den Bits a7 bis a0 des Serienwandlerregisters 2 zugeführt werden und die den Biteinstellsignalen B nach Fig. 1 entsprechen, und UND- Glieder 16 bis 23 für das Decodieren der Steuersignale zum Einsetzen von "1" in das jeweilige Bit des Serienwandlerregisters 2 zu Beginn der Umsetzung.

Wenn in diesem Fall Umsetzungsanfangseinstellsignale e7 bis e0 als Setzsignale S für die Zwischenspeicher 6a für die Bits 77 bis 70 des Schieberegisters S aufgenommen werden und "1" sind, werden die Bits 77 bis 70 zwangsweise auf "1" gesetzt. Wenn beispielsweise das Umsetzungsanfangseinstell­ signal e4 "1" ist, wird nur das Bit 74 auf "1" gesetzt. D bei wird durch die normale Funktion der Steuerschaltung 4 für die serielle Umsetzung das Umsetzen aufeinanderfolgend beginnend mit dem Bit 74 bis zu dem Bit 70 ausgeführt. D.h., die serielle Umsetzung beginnt mit dem Bit 74. Hierbei werden die Umsetzungsanfangseinstellsignale e7 bis e0 von den UND-Gliedern 16 bis 23 abgegeben, welche eine Umsetzungsanfangseinstellschaltung 4M nach Fig. 3 bilden. Diesen UND-Gliedern werden aus dem Bitfestlegeregister 9 vorbestimmte Kombinationen aus Bitsignalen d7 bis d0 und deren invertierten Signalen eingegeben. Beispielsweise werden in das UND-Glied 19 die Bitsignale d7, d6 und d5 sowie die invertierten Bitsignale , , , und eingegeben. Die invertierten Bitsignale bis werden durch in Fig. 4 gezeigte Inverter 16a bis 16h erzeugt. Daher wird beispielsweise dann, wenn in die Bits d7 bis d5 des Bitfestlegeregisters 9 "1" eingesetzt ist, nur das UND-Glied 19 eingeschaltet und es wird nur das Umsetzanfangseinstellsignal e4 zu "1", so daß die aufeinanderfolgende Umsetzung von dem Bit 74 des Schieberegisters S an beginnt.

Gemäß der Darstellung in Fig. 5 enthält der A/D-Umsetzer eine "1"-Bit-Detektorschaltung 14 zum Erfassen aller Bits "1", die aus UND-Gliedern 14b, welche die jeweiligen logischen Produkte aus dem invertierten Signal des Bits d7 des Bitfestlegeregisters 9 und dem Bit a7, dem invertierten Signal aus dem Bit d6 und dem Bit a6, dem invertierten Signal des Bits d5 und dem Bit a5, dem invertierten Signal des Bits d4 und dem Bit a4, dem invertierten Signal des Bits d3 und dem Bit a3, dem invertierten Signal des Bits d2 und dem Bit a2, dem invertierten Signal des Bits d1 und dem Bit a1 sowie dem invertierten Signal des Bits d0 und dem Bit a0 bilden, und aus dem UND-Glied 12 zum Bilden des logischen Produkts aus den Ausgangssignalen dieser UND-Glieder 14b besteht und die zur Abgabe eines "1"-Erfassungssignals IRQ1 erfaßt, daß alle nicht festgelegten Bits des Serienwandlerregisters 2 "1" sind. Gemäß Fig. 6 enthält der A/D-Umsetzer ferner die "0"- Bit-Detektorschaltung 15, die aus NOR-Gliedern 15a für das jeweilige Bilden der logischen Summen aus dem Bit d7 des Bitfestlegeregisters 9 und dem Bit a7, dem Bit d6 und dem Bit a6, dem Bit d5 und dem Bit a5, dem Bit d4 und dem Bit a4, dem Bit d3 und dem Bit a3, dem Bit d2 und dem Bit a2, dem Bit d1 und dem Bit a1 und dem Bit d0 und dem Bit a0 und aus dem UND-Glied 13 für das Bilden des logischen Produkts der Ausgangssignale dieser NOR-Glieder 15a enthält und die zur Ausgabe eines "0"-Erfassungssignals IRQ2 erfaßt, daß alle nicht festgelegten Bits des Serienwandlerregisters 2 "0" sind.

Als nächstes wird die Funktion des A/D-Umsetzers beschrieben. Da der A/D-Umsetzer gemäß diesem Ausführungsbeispiel ein Serienwandler-Umsetzer ist, ist seine grundlegende Funktion die gleiche wie bei dem Stand der Technik. Der A/D-Umsetzer unterscheidet sich von dem herkömmmlichen A/D-Umsetzer darin, daß zu Beginn der Umsetzung bestimmte Bits des Serienwandlerregisters 2 auf einen bestimmten Wert festgelegt werden, so daß beispielsweise "1" in ein auf die festgelegten Bits folgendes Bit eingesetzt wird, um mit diesem die Umsetzung zu beginnen. D.h., zum Beginnen der A/D-Umsetzung sind in dem Bitfestlegeregister 9 und dem Festwertregister 8 jeweils die Daten für die festzulegenden Bits bzw. die Festwertdaten zum Einsetzen von beispielsweise "1" in die festzulegenden Bits eingestellt. Wenn das Umsetzstartsignal eingeschaltet wird, werden entsprechend den Werten in dem Bitfestlegeregister 9 nur die an die festzulegenden Bits angeschlossenen UND-Glieder eingeschaltet und es werden nur die den festzulegenden Bits entsprechenden Bitdaten aus dem Festwertregister 8 in das Serienwandlerregister 2 eingegeben. Da zugleich entsprechend den Werten des Bitfestlegeregister 9 in der in Fig. 2 gezeigten Steuerschaltung 4 für die serielle Umsetzung nur eine der Decodierschaltungen 16 bis 23 für das Setzen eines auf die festgelegten Bits folgenden Bits wirksam wird und dementsprechend eines der Umsetzanfangseinstellsignale e7 bis e0 eingeschaltet wird, wird "1" nur in das an das wirksame Umsetzanfangseinstellsignal angeschlossene Bit des Schieberegisters S eingesetzt. Dabei wird wie in dem herkömmlichen A/D-Umsetzer die Umsetzung von demjenigen Bit des Serienwandlerregisters 2 an, welches dem Bit des Schieberegisters S entspricht, in das "1" eingesetzt wurde, bis zu den Bits niedrigerer Wertigkeit durch wiederholtes Umsetzen für jeweils ein Bit ausgeführt. D.h., der A/D-Umsetzer setzt nur die Bits mit einer niedrigeren Wertigkeit als die festgelegten Bits um.

Beispielsweise werden zum Festlegen der werthohen Bits a7, a6 und a5 des Serienwandlerregisters 2 auf jeweils "1, 0, 0" nur die Bits d7, d6 und d5 des Bitfestlegeregisters 9 auf "1" gesetzt. D.h., es werden jeweils die Bits d7 bis d0 auf "1,1,1,0,0,0,0,0" gesetzt, während die Bits c7 bis c5 des Festwertregisters 8 jeweils auf "1,0,0" gesetzt werden. Wenn die Bits c7 bis c0 auf "1,0,0,0,0,0,0,0" eingestellt sind und die Umsetzung durch das Umsetzstartsignal D begonnen wird, werden nur die UND-Glieder 107, 106 und 105 wirksam und die an diese UND-Glieder angeschlossenen Durchlaß- Schaltglieder 117, 116 und 115 werden durchgeschaltet, so daß die in den Bits c7, c6 und c5 des Festwertregisters 8 eingesetzten Werte "1", "0" und "0" in die Bits a7, a6 und a5 eingegeben werden. Danach ist nur das Umsetzungsanfangseinstellsignal e4 aus dem UND-Glied 19 der Umsetzungsanfangseinstellschaltung 4M "1" und damit wirksam, wodurch durch dieses Einstellsignal e4 das Bit 74 des Schieberegisters S auf "1" gesetzt wird, so daß durch die einheitliche Funktion der Steuerschaltung 4 für die serielle Umsetzung aufeinanderfolgend die Umsetzung für nur die Bits a4 bis a0 ausgeführt wird. Daher wird zuerst für das Beginnen der Umsetzung der Wert "1" in das Bit a4 eingesetzt und es folgt die Umsetzung bis zu dem Bit a0, um einen einzigen Umsetzungswert zu erhalten.

Somit kann für ein analoges Eingangssignal, das gemäß der Darstellung in Fig. 13 nur geringe Änderungen zeigt, die Umsetzungszeit verkürzt werden, wobei die gleiche Genauigkeit des Umsetzungsergebnisses wie bei dem Stand der Technik erreicht werden kann.

Ferner ist es möglich, mit den Detektorschaltungen 14 und 15 für die jeweilige Ermittlung, daß alle nicht festgelegten Bits "1" bzw. "0" sind, die Lage einer analogen Eingangsspannung außerhalb des durch die festgelegten Bits bestimmten Bereichs der A/D-Umsetzung zu erfassen und die Erfassungssignale aus diesen Schaltungen als Unterbrechungssignale IRQ1 und IRQ2 zum Behandeln dieses Falls durch eine Unterbrechungsverarbeitung zu benutzen. D.h., da die Unterbrechungssignale IRQ1 und IRQ2 von der "1"-Bit-Detektorschaltung 14 und der "0"-Bit- Detektorschaltung 15 abgegeben werden, wenn das analoge Eingangssignal über die obere Grenze eines vorbestimmten Bereichs P ansteigt bzw. unter die untere Grenze abfällt, wird zum Vornehmen einer Gegenmaßnahme eine Unterbrechungsroutine zum Einschalten einer Warnlampe als nicht dargestellte Warnvorrichtung eingeleitet oder eine Unterbrechung zum Aussetzen des Betriebs des A/D-Umsetzers herbeigeführt. Oder es wird dann, wenn ein Unterbrechungssignal IRQ durch die Erfassung erzeugt wird, daß alle nicht festgelegten Bits "0" oder "1" sind, zum Fortsetzen der Umsetzung eine Unterbrechungsverarbeitungs­ routine eingeleitet, bei der die Daten in dem Bitfestlegeregister 9 und dem Festwertregister 8 rückgesetzt und auf einen geänderten Bereich für ein analoges Eingangssignal verändert werden.

Wenn ferner gemäß Fig. 7 mehrere analoge Eingangssignale wie TR, BP und MR eingegeben werden, von denen eines für die A/D-Umsetzung gewählt wird, enthält für diese drei analogen Eingangssignale der A/D-Umsetzer drei Paare aus jeweils einem Bitfestlegeregister 9a bis 9c und einem Festwertregister 8a bis 8c, so daß entsprechend dem gewählten analogen Eingangssignal das passende Registerpaar gewählt wird.

Als drittes Ausführungsbeispiel wird unter Bezugnahme auf Fig. 8 ein 8-Bit-A/D-Umsetzer mit vier Eingängen beschrieben.

Der Umsetzer gemäß diesem dritten Ausführungsbeispiel enthält für ein analoges Eingangssignal A1 (TR) ein erstes Festwertregister 8a und ein erstes Bitfestlegeregister 9a, für ein analoges Eingangssignal A2 (BP) ein zweites Festwertregister 8b und ein zweites Bitfestlegeregister 9b, für ein analoges Eingangssignal A3 (MR) ein drittes Festwertregister 8c und ein drittes Bitfestlegeregister 9c und für ein analoges Eingangssignal A4 ein viertes Festwertregister 8d und ein viertes Bitfestlegeregister 9d, so daß für ein umzusetzendes analoges Eingangssignal ein Paar aus einem Bitfestlegeregister und einem Festwertregister gewählt wird und die Umsetzung unter Steuerung durch die Daten in den gewählten Registern ausgeführt wird. D.h., gemäß Fig. 8 werden die vier analogen Eingangssignale A1 bis A4 jeweils über entsprechende Übertragungsschaltglieder 24 bis 27 an den Analogeingang des Vergleichers 1 angelegt. Durch ein durch Decodieren der Daten eines Analogeingangssignal-Wählregisters 28 mit einem Decodierer 29 erhaltenes Steuersignal wird eines der analogen Eingangssignale gewählt und dem Analogeingang des Vergleichers 1 zugeführt. Zugleich wird durch dieses Steuersignal für das gewählte analoge Eingangssignal ein Paar aus einem Bitfestlegeregister 9a bis 9d und einem Festwertregister 8a bis 8d gewählt. Daraufhin werden der jeweiligen Steuerschaltung anstelle der Daten d7 bis d0 des Bitfestlegeregisters 9 und der Daten c7 bis c0 des Festwertregisters 8 bei dem vorangehend beschriebenen Ausführungsbeispiel nach Fig. 1 über eine jeweilige Schaltstufe G als Signale d07 bis d00 und c07 bis c00 die Daten des gewählten Bitfestlegeregisters 9a bis 9d und die Daten des gewählten Festwertregisters 8a bis 8d zugeführt. Dies ermöglicht für ein gewähltes analoges Eingangssignal eine A/D-Umsetzung mit festgelegten Bits und Festwerten. Auf diese Weise kann für jedes analoge Eingangssignal eine optimale Einstellung vorgenommen werden und die für die Umsetzung benötigte Gesamtzeit verkürzt werden. Gemäß der Darstellung in Fig. 9 kann für mehrere analoge Eingangssignale TR1, TR2 und TR3, die alle die gleiche Variationsbreite haben, gemeinsam ein Paar aus einem Bitfestlegeregister 9 und einem Festwertregister 8 benutzt werden.

Da der A/D-Umsetzer ein Bitfestlegeregister 9 zum Bestimmen von Bits für das Festlegen der Bitwerte eines Serienwandlerregisters 2 , ein Festwertregister 8 zum Einstellen der festzulegenden Bits auf "1" oder "0", eine Umsetzungsanfangeinstellschaltung 4M für das Wählen von Bits, die niedrigere Wertigkeit haben als die durch das Bitfestlegeregister entsprechend den Bits desselben bestimmten Bits des Serienwandlerregisters 2, und eine Steuerschaltung 4 aufweist, die eine serielle Umsetzung von dem durch die Umsetzungsanfangseinstellschaltung 4M bestimmten Bit an beginnt, ist es möglich, für analoge Eingangssignale, die nur geringe Änderungen zeigen, die Umsetzungszeit zu verkürzen und dabei die gleiche Genauigkeit eines Umsetzungsergebnisses wie bei dem Stand der Technik zu erreichen. Wenn darüberhinaus der A/D-Umsetzer eine "0" -Bit- Detektorschaltung für das Ermitteln, daß die Umsetzungswerte der nicht festgelegten Bits des Serienwandlerregisters alle "0" sind, und eine "1"-Bit-Detektorschaltung zum Ermitteln aufweist, daß die Umsetzungswerte der nicht festgelegten Bits des Serienwandlerregisters 2 alle "1" sind, ist auf einfache Weise ermöglicht, zu erfassen, daß ein analoges Eingangssignal außerhalb des durch die festgelegten Bits bestimmten Bereichs der A/D-Umsetzung liegt, und diesen Fall unter Benutzung dieser Erfassungssignale aus den Detektorschaltungen als Unterbrechungssignal durch eine Unterbrechungsverarbeitung zu behandeln.

Claims (9)

1. Serieller Analog/Digital-Umsetzer mit einer Steuerschaltung, die entsprechend dem Ergebnis des Vergleichs zwischen einem aus einem digitalen Wert in einem Serienwandlerregister umgesetzten analogen Wert und einem analogen Eingangssignal durch einen Vergleicher die Bits des Serienwandlerregisters aufeinanderfolgend von einem führenden Bit bis zu Bits niedriger Wertigkeit umsetzt, gekennzeichnet durch ein Bitfestlegeregister (9) zum Bestimmen von Bits, die von den Bits des Serienwandlerregisters (2) festzulegen sind, ein Festwertregister (8) zum Einstellen der festgelegten Bits auf "1" oder "0" und eine Umsetzungsanfangseinstellschaltung (4M), die ein Bit mit niedrigerer Wertigkeit als die durch das Bitfestlegeregister bestimmten Bits des Serienwandlerregisters (2) als führendes Bit bestimmt, von dem an die Steuerschaltung (4) die aufeinanderfolgende Umsetzung ausführt.

2. Analog/Digital-Wandler nach Anspruch 1, gekennzeichnet durch eine "0"Bit-Detektorschaltung (15) für die Ermittlung, daß die umgesetzten Werte der nicht festgelegten Bits des Serienwandlerregisters (2) alle "0" sind.

3. Analog/Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die "0"-Bit-Detektorschaltung (15) aus NOR-Gliedern (15a) für die jeweilige NOR-Verknüpfung der Bitwerte aus dem Bitfestlegeregister (9) mit den Bitwerten aus dem Serienwandlerregister (2) und einem UND-Glied (13) für die UND-Verknüpfung der logischen Ergebnisse der NOR-Glieder (15a) besteht.

4. Analog/Digital-Umsetzer nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine "1"-Bit-Detektorschaltung (14) für die Ermittlung, daß die umgesetzten Werte der nicht festgelegten Bits des Serienwandlerregisters (2) alle "1" sind.

5. Analog/Digital-Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß die "1"-Bit-Detektorschaltung (14) aus UND-Gliedern (14b) zur jeweiligen UND-Verknüpfung der Bitwerte aus dem Bitfestlegeregister (9) mit den Bitwerten aus dem Serienwandlerregister (2) und einem UND-Glied (12) zur UND- Verknüpfung der logischen Ergebnisse der UND-Glieder (14b) besteht.

6. Analog/Digital-Umsetzer nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß ein Ausgangssignal (IRQ2, IRQ1) der "0"-Bit-Detektorschaltung (15) oder "1"-Bit-Detektorschaltung (14) ein Alarmsignal auslöst.

7. Analog/Digital-Umsetzer nach Anspruch 1, gekennzeichnet durch
weitere Bitfestlegeregister (9a, . . .) zum Bestimmen von Bits, die von den Bits des Serienwandlerregisters (2) festzulegen sind,
weitere Festwertregister (8a, . . .) zum Einstellen der festgelegten Bits auf "1" oder "0", und
ein Analogeingang-Wählregister (28), das für ein analoges Eingangssignal (TR, BP, MP; A1 bis A4) ein Paar aus den Bitfestlegeregistern (9a, . . .) und den Festwertregistern (8a, . . .) wählt, wobei die Umsetzungsanfangseinstellschaltung (4M), die ein Bit mit niedrigerer Wertigkeit als die durch das von dem Analogeingang-Wählregister (28) gewählte Bitfestlegeregister bestimmten Bits des Serienwandlerregisters als führendes Bit bestimmt, von dem an die Steuerschaltung (4) die aufeinanderfolgende Umsetzung ausführt.

8. Analog/Digital-Umsetzer nach Anspruch 1, gekennzeichnet durch eine Wählsteuerschaltung für das Wählen von einem aus einer Vielzahl von analogen Eingangssignalen (A1 bis A4), wobei die Steuerschaltung (4) entsprechend dem Ergebnis des Vergleichs zwischen einem aus einem digitalen Wert des Serienwandlerregisters (2) umgesetzten analogen Wert (E) und dem von der Wählsteuerschaltung gewählten analogen Eingangssignal (A) durch einen Vergleicher (1) die Bits des Serienwandlerregisters (2) aufeinanderfolgend von einem führenden Bit an bis zu wertniedrigen Bits umsetzt,
weitere Bitfestlegeregister (9a bis 9d) für das Bestimmen von festzulegenden Bits der Bits des Serienwandlerregisters (2) und
weitere Festwertregister (8a bis 8d) zum Einstellen der festgelegten Bits auf "1" oder "0" in gleicher Anzahl wie die analogen Eingangssignale (A1 bis A4).

9. Analog/Digital-Umsetzer nach Anspruch 8, gekennzeichnet durch Paare von Bitfestlegeregistern (9) die Bits des Serienwandlerregisters (2) festlegen und Festwertregistern (8), die die festgelegten Bits für eine Vielzahl der analogen Eingangssignale mit gleicher Variationsbreite auf "1" oder "0" einstellen.