DE4200882C2 - Analog/Digital-Umsetzer - Google Patents

Description

Die Erfindung bezieht sich auf einen Analog/Digital-Umsetzer (bzw. A/D-Umsetzer) zur Durchführung einer Analog-Digital-Umwandlung durch zeitlich aufeinanderfolgendes Vergleichen eines analogen Eingangssignals mit einer Referenzspannung, deren Pegel nach vorbestimmten Binärzahlen eingestellt wird.

Fig. 4 ist ein Blockschaltbild eines A/D-Umsetzers mit sequentiellem Vergleich nach dem Stand der Technik. Die Fig. 4 zeigt ein analoges Eingangssignal 1, einen Vergleicher 2, eine Zentraleinheit (CPU) 3 zur Steuerung, ein Register 4 zum Speichern einer Endkennung, ein Seriell-Annäherungs- Register bzw. SA-Register (SAR) 5, einen Digital/Analog- bzw. D/A-Umsetzer 6 als Vergleichsspannungsgenerator, ein Unterbrechungsanforderungssignal 7 und ein Vergleichsspan­ nungssignal (Vref) 8 für den Vergleich. Der A/D-Umsetzer hat 10 Bit. Mit 9 ist ein digitales paralleles Ausgangssignal bezeichnet, während mit 10 ein Datenbus bezeichnet ist.

Das SA-Register 5 ist beispielsweise mit einem Schieberegi­ ster 11 mit 10 Bit ausgestattet und zählt Vergleichsschritte von dem werthöchsten Bit bis zu dem wertniedrigsten Bit. Bei jedem Bitvergleich steigt der Zählwert des Schieberegisters 11 nach rechts zu an und ergibt eine Übertragkennung F für das Register 4, wenn die Vergleiche der 10 Bit beendet sind. Nach dem Beenden der A/D-Umsetzung gibt das SA-Register 5 das Unterbrechungsanforderungssignal bzw. Unterbrechungssig­ nal 7 ab.

Nachstehend wird die Funktion unter Bezugnahme auf Zeitdia­ gramme in Fig. 5 und 6 erläutert. In dem A/D-Umsetzer mit sequentiellem Vergleich wird der Vergleich mit dem analogen Eingangssignal 1 Bit für Bit beginnend von dem werthöchsten Bit in dem SA-Register 5 ausgeführt. Wenn der Vergleich aller Bits beendet ist, wird die Übertragskennung F als Endkennung F in dem Register 4 gesetzt, während ein Unter­ brechungsanforderungs- bzw. Unterbrechungssignal E abgegeben wird, falls es erforderlich ist. Die Fig. 5 ist ein Zeitdiagramm für den Fall, daß die Endkennung F verwendet wird. Die Zentraleinheit 3 ruft die Endkennung F mit einem Impuls C mit eigenem Bus-Zyklus T ab und liest nach Bestäti­ gung der Beendigung ein digitales Signal als Umsetzergebnis aus. Andererseits hat ein Taktsignal des A/D-Umsetzers gemäß der Darstellung als Impulse D einen Zyklus bzw. eine Taktpe­ riode t und das Schieberegister 11 wird mit diesem Takt gesteuert. Der Zusammenhang zwischen dem Zyklus bzw. der Periode T der Abrufimpulse C und der Periode t der Taktim­ pulse D ist T < 2 t und die Taktfrequenz des A/D-Umsetzers ist hoch. Die Fig. 6 ist ein Zeitdiagramm für den Fall, daß die Unterbrechung genutzt wird. Nach beendeter A/D-Umsetzung wird das Unterbrechungssignal E abgegeben. Die Zentralein­ heit 3 tritt in Unterbrechungsroutinen ein, nachdem die erforderlichen Registerinhalte in einem Stapelspeicher sichergestellt sind. Zum Sicherstellen der Registerinhalte wird eine Minimalzeit P benötigt, nach deren Ablauf in der Unterbrechungsroutine das digitale Signal 9 ausgelesen wird.

Da der herkömmliche A/D-Umsetzer auf die vorstehend be­ schriebene Weise gestaltet ist, entsteht dann, wenn gemäß Fig. 5 die Endkennung F im Bus-Takt abgerufen wird, nach dem Beenden der A/D-Umsetzung (10 t) bis zum Auslesen des digitalen Ausgangssignals eine Zeitverzögerung von minde­ stens mehr als einer Busperiode (1 t). Da die Endkennung F mit einem vorangehenden Ausleseimpuls a bestätigt wird und das digitale Signal 9 tatsächlich mit einem nächsten Ausle­ seimpuls b ausgelesen wird, entsteht tatsächlich eine Verzö­ gerung T_D, die länger als die Periode T ist. In Abhängigkeit von dem Befehlssystem der Zentraleinheit 3 tritt nach dem Auslesen der Endkennung F bis zum Auslesen des digitalen Signals 9 ein Operationscodeabruf ein, so daß die Möglich­ keit zum Entstehen einer längeren Verzögerungszeit besteht. Auch in dem Fall, daß gemäß Fig. 6 das Unterbrechungssignal E benutzt wird, entsteht eine längere Verzögerungszeit T_P, da die minimale Impulsbreite für die Registersicherstellung P ist.

Aus der DE 37 39 725 A1 ist beispielsweise ein Analog/Digital-Umsetzer der eingangs genannten Art bekannt. Ein Schieberegister signalisiert das Ende der Umsetzung des Analogwertes in eine digitale Binärzahl für den Fall, daß am Analogeingang keine Spannung anliegt.

Ein derart aufgebauter Analog/Digital-Umsetzer weist bei vorstehend erwähnter Steuerung durch einen Mikrocomputer ebenfalls die bereits genannten, nicht unerheblichen, Verzögerungszeiten zwischen der Beendigung der Umsetzung eines Analogwertes und der Übernahme der umgewandelten Binärzahl durch die Steuereinrichtung des Mikrocomputers auf.

Je nachdem, ob das Abrufen des Umsetzungsergebnisses durch die Steuereinrichtung abfrage- oder unterbrechungsgesteuert ist, entstehen dabei unterschiedliche Verzögerungszeiten aufgrund von Bestätigungssignalen bzw. Registersicherstellungsoperationen.

Der Erfindung liegt daher die Aufgabe zugrunde, einen A/D-Umsetzer gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß die oben genannten Verzögerungszeiten sowohl im abfrage- als auch im unterbrechungsgesteuerten Betrieb minimiert werden, um somit eine schnellere A/D-Umwandlung zu ermöglichen.

Diese Aufgabe wird entsprechend dem Patentansprruch 1 gelöst durch ein Schieberegister, das zyklisch nacheinander mit jeder seiner Bitstellen die Beendigung eines Vergleichs mit einem der Spannungspegel anzeigt, eine Auswahleinrichtung zum aufeinanderfolgenden Aufnehmen erfaßter Beendigungssignale und zum Ausgeben eines der Beendigungssignale als Kennung für das Umwandlungsende in Abhängigkeit eines Befehls aus einer Steuereinrichtung, und durch ein Kennungsregister zum Speichern der von der Auswahleinrichtung ausgegebenen Kennung für das Umwandlungsende.

Durch diesen Aufbau kann die Kennung für das Umwandlungsende bereits eine definierbare Zeitdauer vor der tatsächlichen Beendigung der Umwandlung gesetzt werden, wodurch die Verzögerungszeit der Steuereinheit kompensierbar ist.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 ist ein Blockschaltbild eines A/D-Umsetzers gemäß einem ersten Ausführungsbeispiel.

Fig. 2 ist ein Zeitdiagramm, das einen Ablauf der Funktion des A/D-Umsetzers gemäß einem ersten Ausführungsbeispiel zeigt.

Fig. 3 ist ein Diagramm, das den Ablauf der Funktion des A/D-Umsetzers gemäß einem zweiten Ausführungs­ beispiel zeigt.

Fig. 4 ist ein Blockschaltbild eines herkömm­ lichen A/D-Umsetzers.

Fig. 5 ist ein Diagramm, das einen Funktions­ ablauf bei dem herkömmlichen A/D-Umsetzer veranschaulicht.

Fig. 6 ist ein Diagramm, das einen anderen Funktionsablauf bei dem herkömmlichen A/D-Umsetzer veran­ schaulicht.

Unter Bezugnahme auf die Fig. 1 bis 3 werden Ausführungsbei­ spiele erläutert. Teile oder Elemente, die gleich denjenigen bei dem in den Fig. 4 bis 6 gezeigten Beispiel für den Stand der Technik sind oder denen entsprechen, sind mit den glei­ chen Bezugszeichen bezeichnet und die Erläuterung derselben ist weggelassen.

Die Fig. 1 ist ein Blockschaltbild eines erfindungsgemäßen A/D-Umsetzers. Die Fig. 1 zeigt eine Wählschaltung 13, ein Register bzw. Kennungsregister 14 zum Speichern der Endken­ nung und ein Seriell-Annäherungs- bzw. SA-Register 15 als Schieberegister.

Das SA-Register 15 enthält beispielsweise ein Schieberegi­ ster 11 mit 10 Bit zum Zählen von Vergleichsschritten von dem werthöchsten Bit bis zu dem wertniedrigsten Bit. Bei jedem Verarbeiten der Vergleichsbits (zum Beenden) steigt der Zählwert des Schieberegisters 11 nach rechts zu an. In der Fig. 4 ist an der linken Seite ein Bit hoher Ordnung und an der rechten Seite ein Bit niedriger Ordnung gezeigt. An die Wählschaltung 13 wird ein Übertragssignal i aus dem Bit 0-ter Ordnung in dem Schieberegister 11, ein Signal j mit dem Zählwert "1" aus dem Bit erster Ordnung und ein Signal k mit dem Zählwert "1" aus dem Bit zweiter Ordnung abgegeben. Die Wählschaltung 13 wird durch die Zentraleinheit 3 als Steuereinrichtung gesteuert und gibt an das Register 14 eines dieser Signale i, j oder k als Endkennung ab. Die Wählschaltung 13 enthält interne Register iR, jR und kR mit 3 Bit, die auf die Erfassung der Signale i, j und k aus dem Schieberegister 11 hin diese Signale der Zählwerte spei­ chern. Das SA-Register 15 gibt das Unterbrechungssignal 7 kurz vor dem Beenden der A/D-Umsetzung ab.

Als nächstes wird unter Bezugnahme auf die Fig. 2 und 3 die Funktion erläutert. Der sequentielle A/D-Umsetzer vergleicht für die digitale Umsetzung Bit für Bit mit dem analogen Eingangssignal 1 beginnend von dem werthöchsten neunten Bit in dem SA-Register 15. Der Takt des A/D-Umsetzers hat gemäß der Darstellung durch die Impulse D die Periode t und ist der Schiebetakt des Schieberegisters 11. Ferner besteht zwischen der Periode T der Abrufimpulse C und der Periode t der Taktimpulse D der Zusammenhang T < 2 t und die Taktfre­ quenz des A/D-Umsetzers ist hoch gewählt.

Gemäß Fig. 2 befiehlt die Zentraleinheit 3 an der Wählschal­ tung 13 das Wählen des Signals k mit dem Zählwert "1" für das Bit zweiter Ordnung aus dem Register kR. Infolgedessen wird das um 2 Bit vor der Beendigung der A/D-Umsetzung erzeugte Signal k vor den Ablauf der Zeit 2 t als Endkennung F in dem Kennungsregister 14 gesetzt. Dann bestätigt der Ausleseimpuls a der Abrufimpulse C die angenommene Endken­ nung F, die zuvor gesetzt worden ist. Während der Zeit T bis zum Auftreten des nächsten Ausleseimpulses b vergleicht der Umsetzer während der Zeit 2 t das Bit erster Ordnung mit dem Bit nullter Ordnung, wodurch die A/D-Umsetzung vollständig abgeschlossen wird. Da die Endzeit der A/D-Umsetzung und der nächste Ausleseimpuls b bezüglich des Zeitablaufs einander ziemlich nahe liegen, wird das digitale Signal als Umset­ zungsergebnis nach einer kurzen Verzögerungszeit T_G (T_D) ausgelesen.

Gemäß Fig. 2 wird zwar der Inhalt des SA-Registers 15 nach dem Beenden der A/D-Umsetzung bestimmt, jedoch wird die Endkennung F um eine Bus-Taktperiode vor dem Zeitpunkt der Beendigung der A/D-Umsetzung bestimmt. Infolgedessen ist nach dem Beenden der A/D-Umsetzung die Wartezeit bis zum Aufnehmen des Umsetzergebnisses durch die Zentraleinheit 3 um eine Bus-Taktperiode T verkürzt.

Gemäß diesem ersten Ausführungsbeispiel wird die Endkennung F um eine Bus-Taktperiode früher gesetzt, so daß die Verzö­ gerungszeit bis zum Auslesen des Umsetzergebnisses auf ein Minimum verkürzt werden kann, was die gleiche Wirkung wie das Verkürzen der Zeit für die A/D-Umsetzung ergibt.

Bei diesem ersten Ausführungsbeispiel wird die Endkennung F um eine Bus-Taktperiode früher gesetzt. D.h., die Endkennung F wird so früh wie möglich in einem Bereich gesetzt, in welchem in Abhängigkeit von der Periode T der Abrufimpulse c aus der Zentraleinheit 3 der Inhalt des SA-Registers 15 nicht vor der tatsächlichen Beendigung der A/D-Umsetzung (als undefinierter Bereich) ausgelesen wird.

Außerdem ist bei dem vorstehend erläuterten Ausführungsbei­ spiel zwar das A/D-Umsetzungsabschlußbit genannt, jedoch kann ein A/D-Einschaltbit benutzt werden, falls es die gleiche Funktion hat.

Unter Bezugnahme auf das Zeitdiagramm in Fig. 3 wird nach­ stehend als zweites Ausführungsbeispiel der Fall beschrie­ ben, daß ein Unterbrechungsanforderungs- bzw. Unterbre­ chungssignal H benutzt wird. In diesem Fall berechnet die Zentraleinheit 3 die minimal erforderliche Zeitdauer P für das Sicherstellen des zuvor benötigten Registerinhalts in dem Stapelspeicher. Die Zentraleinheit 3 gibt an das SA-Re­ gister 15 einen Befehl ab, der im Bereich der Registersi­ cherstellungszeit P früher als das Unterbrechungssignal H liegt. Da das Unterbrechungssignal H nach einer angenommenen oder tatsächlichen Beendigung der A/D-Umsetzung auszugeben ist, wählt die Zentraleinheit 3 innerhalb des Bereichs der Zeit P den Zählwert des Schieberegisters 11, beispielsweise das Signal k. Die Wählschaltung 13 wird durch die Zentral­ einheit 3 derart gesteuert, daß der Wert im internen Regi­ ster kR als Endkennung F angesetzt wird, die vor Ablauf der Zeit 2 t in das Kennungsregister 14 eingespeichert wird. Entsprechend der angenommenen Endkennung F bewirkt die Zentraleinheit 3 an dem SA-Register 15 die Ausgabe des Unterbrechungssignals H um die Zeit 2 t früher. Dadurch beginnt das Sicherstellen des Registerinhalts derart früher, daß die A/D-Umsetzung auch ungefähr zum gleichen Zeitpunkt wie das Sicherstellen beendet ist. Nach dem Bestätigen des Beendens der Sicherstellung beginnt die Zentraleinheit 3 durch die Abrufimpulse C im Bus-Takt das digitale Signal 9 auszulesen.

Der Grund für das Ansetzen der Registersicherstellungszeit auf den kleinsten Wert ist es, bis zum Beenden der Sicher­ stellung auch die A/D-Umsetzung fehlerfrei zu beenden. Falls das Unterbrechungssignal H vor dieser minimalen Sicherstel­ lungszeit P ausgegeben wird, kann das digitale Signal 9 unmittelbar nach dem Beenden der Sicherstellung fehlerfrei mit dem Abrufimpuls C ausgelesen werden. Verglichen mit dem Stand der Technik ist die Wartezeit T_G bis zu dem Auslesen zu diesem Zeitpunkt beträchtlich verkürzt. Falls das Unter­ brechungssignal H vor einer maximalen Sicherstellungszeit PMAX ausgegeben wird und die tatsächliche Sicherstellungs­ zeit kürzer als PMAX wird, wird der Abrufimpuls C vor dem Beenden der A/D-Umsetzung erzeugt, wodurch das digitale Signal 9 undefiniert bleibt.

Gemäß Fig. 3 wird zwar der Inhalt des SA-Registers 15 nach dem Beenden der A/D-Umsetzung bestimmt, jedoch das Unterbre­ chungssignal H um die Zeit P, die die Zentraleinheit 3 für das Sicherstellen des Registerinhalts in dem Stapelspeicher benötigt, vor dem Beenden der A/D-Umsetzung ausgegeben. Infolgedessen ist nach dem Beenden der A/D-Umsetzung die Wartezeit T_G bis zum Aufnehmen des Umsetzergebnisses durch die Zentraleinheit 3 um die für das Sicherstellen der Regi­ ster erforderliche Zeit P verkürzt.

Bei diesem zweiten Ausführungsbeispiel wird das Unterbre­ chungssignal H vor dem Beenden der Umsetzung ausgegeben, so daß die Verzögerungszeit bis zum Auslesen des Umsetzergeb­ nisses minimal wird, was das gleiche Ergebnis wie ein Ver­ kürzen der Zeit für die A/D-Umsetzung erbringt.

Bei diesem zweiten Ausführungsbeispiel gibt die Zentralein­ heit 3 das Unterbrechungssignal H um die Zeit P früher ab, welche die Zentraleinheit 3 für das Sicherstellen der Regi­ ster benötigt. D.h., das Signal wird so früh wie möglich entsprechend der Taktperiode T der Abrufimpulse C aus der Zentraleinheit 3 in dem Bereich abgegeben, in welchem der Inhalt des SA-Registers 15 nicht im undefinierten Bereich ausgelesen wird.

Ferner wurde zwar bei diesem zweiten Ausführungsbeispiel das Unterbrechungsanforderungssignal beschrieben, jedoch können auch irgendwelche anderen Steuersignale angepaßt werden, die das Beenden der A/D-Umsetzung zu der Zentraleinheit oder einer anderen Baueinheit wie einer Steuereinheit für den direkten Speicherabruf übertragen.

Gemäß der vorstehenden Beschreibung enthält der erfindungs­ gemäße A/D-Umsetzer, der im Zeitablauf aufeinanderfolgend mit Vergleichsspannungen mit mehreren Pegeln entsprechend Mehrfachbitsignalen vergleicht und das digitale Signal abgibt, das Schieberegister für das Ermitteln der Beendigung der Vergleiche der jeweiligen Bitsignale bei jedwedem Bit in bezug auf den Zeitablauf, die Wählschaltung für das aufein­ anderfolgende Aufnehmen der erfaßten Beendigungssignale und für das Abgeben eines der Beendigungssignale als Endkennung und das Kennungsregister für das Speichern der Endkennung aus der Wählschaltung. Dadurch wird die Zeit für die A/D-Um­ setzung verkürzt. D.h., in dem erfindungsgemäßen A/D-Um­ setzer wird die gleiche Wirkung wie bei einer schnellen A/D-Umsetzung erzielt.

Claims (7)

1. Analog/Digital-Umsetzer zur Durchführung einer Analog-Digital-Umwandlung durch zeitlich aufeinanderfolgendes Vergleichen eines analogen Eingangssignals (1) mit einer Referenzspannung (8), deren Pegel nach vorbestimmten Binärzahlen eingestellt wird, gekennzeichnet durch

• - ein Schieberegister (11), das zyklisch nacheinander mit jeder seiner Bitstellen die Beendigung eines Vergleichs mit einem der Spannungspegel anzeigt,
• - eine Auswahleinrichtung (13) zum aufeinanderfolgenden Aufnehmen erfaßter Beendigungssignale (i, j, k) und zum Ausgeben eines der Beendigungssignale als Kennung für das Umwandlungsende in Abhängigkeit eines Befehls aus einer Steuereinrichtung (3), und
• - einem Kennungsregister (14) zum Speichern der von der Auswahleinrichtung ausgegebenen Kennung für das Umwandlungsende.

2. Analog/Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (11) zehn Binärstellen umfaßt.

3. Analog/Digital-Umsetzer nach Ansprruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung eine Zentraleinheit (3) ist.

4. Analog/Digital-Umsetzer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Auswahleinrichtung ein internes Register (13) mit drei Binärstellen für das Speichern der Zustände der drei niederwertigsten Binärstellen des Schieberegisters (11) enthält.

5. Analog/Digital-Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (3) das von der drittniederwertigsten Binärstelle des Schieberegisters (11) stammende und im internen Register (13) der Auswahleinrichtung gespeicherte Beendigungssignal als Kennung für das Umwandlungsende an das Kennungsregister (14) ausgibt.

6. Analog/Digital-Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß die Zentraleinheit (3) eine benötigte minimale Registersicherstellungszeit (P) berechnet, die zum Sicherstellen ihrer zuvor benötigten Registerinhalte in einem Stapelspeicher benötigt wird, die Kennung für das Umwandlungsende entsprechend der Größenordnung der Registersicherstellungszeit auswählt und die Ausgabe eines Unterbrechungssignals durch ein Seriell-Annäherungs-Register (15) entsprechend der gewählten Kennung freigibt.

7. Analog/Digital-Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß die Zentraleinheit (3) das von der drittniederwertigsten Binärstelle des Schieberegisters (11) stammende und von der Auswahleinrichtung (13) aufgenommene Beendigungssignal als Kennung für das Umwandlungsende an das Kennungsregister (14) ausgibt.