JPH04242322A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH04242322A JPH04242322A JP3015841A JP1584191A JPH04242322A JP H04242322 A JPH04242322 A JP H04242322A JP 3015841 A JP3015841 A JP 3015841A JP 1584191 A JP1584191 A JP 1584191A JP H04242322 A JPH04242322 A JP H04242322A
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- 238000006243 chemical reaction Methods 0.000 abstract description 41
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000004904 shortening Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000637625 Cricetulus griseus GTP-binding protein SAR1b Proteins 0.000 description 1
- 102100032174 GTP-binding protein SAR1a Human genes 0.000 description 1
- 101000637622 Homo sapiens GTP-binding protein SAR1a Proteins 0.000 description 1
- 101000994792 Homo sapiens Ras GTPase-activating-like protein IQGAP1 Proteins 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ／デジタル
変換器（以下、Ａ／Ｄ変換器と称す）に関し、詳しくは
Ａ／Ｄ変換器を内蔵したシングルチップマイクロコンピ
ュータに関するものである。
変換器（以下、Ａ／Ｄ変換器と称す）に関し、詳しくは
Ａ／Ｄ変換器を内蔵したシングルチップマイクロコンピ
ュータに関するものである。
【０００２】
【従来の技術】図４は従来の逐次比較型Ａ／Ｄ変換器の
ブロック図である。図において、１はアナログ入力、２
は比較器、３は制御用のＣＰＵ、４は終了フラグ格納用
のレジスタ、５はＳＡＲ（逐次近似レジスタ）、６は基
準電圧発生器としてのＤＡ変換器、７は割り込み要求信
号、８は比較用の基準電圧出力（Ｖｒｅｆ）である。こ
のＡ／Ｄ変換器は１０ビットの変換器であり、また９は
デジタル並列出力信号、１０はデータバスである。ＳＡ
Ｒ５には例えば１０ビットのシフトレジスタ１１を設け
、最高位から最低位ビット迄の比較段階を計数している
。比較ビットが進む毎に、シフトレジスタ１１のカウン
ト値も右方へ増加し、１０ビットの比較が終了すると桁
上がりのフラグＦをレジスタ４に出力する。ＳＡＲ５は
Ａ／Ｄ変換終了後、割り込み信号７を出力する。
ブロック図である。図において、１はアナログ入力、２
は比較器、３は制御用のＣＰＵ、４は終了フラグ格納用
のレジスタ、５はＳＡＲ（逐次近似レジスタ）、６は基
準電圧発生器としてのＤＡ変換器、７は割り込み要求信
号、８は比較用の基準電圧出力（Ｖｒｅｆ）である。こ
のＡ／Ｄ変換器は１０ビットの変換器であり、また９は
デジタル並列出力信号、１０はデータバスである。ＳＡ
Ｒ５には例えば１０ビットのシフトレジスタ１１を設け
、最高位から最低位ビット迄の比較段階を計数している
。比較ビットが進む毎に、シフトレジスタ１１のカウン
ト値も右方へ増加し、１０ビットの比較が終了すると桁
上がりのフラグＦをレジスタ４に出力する。ＳＡＲ５は
Ａ／Ｄ変換終了後、割り込み信号７を出力する。
【０００３】次に動作について、図５，図６のタイミン
グチャートを用いて説明する。上記逐次比較型Ａ／Ｄ変
換器では、ＳＡＲ５の最上位ビットより１ビットずつア
ナログ入力１と比較し、全ビットを比較し終わった時点
で終了フラグＦをレジスタ４にセットし、必要な場合は
割り込み要求信号Ｅを出力する。図５は終了フラグＦを
使用した場合のタイミングチャートの図である。ＣＰＵ
３は自己のバスサイクル周期ＴのパルスＣで終了フラグ
Ｆをポーリングし、終了を確認した後、デジタル信号（
変換結果）を読み出す。一方、Ａ／Ｄ変換器のクロック
はパルスＤに示すように同期ｔであり、シフトレジスタ
１１はこのクロックスピードでシフトする。また、ポー
リングのパルスｃの周期Ｔと上記クロックパルスＤの同
期ｔとはＴ＞２ｔの関係にあり、Ａ／Ｄ変換器のクロッ
ク周波数は高くなっている。図６は割り込みを使用した
場合のタイミングチャート図である。Ａ／Ｄ変換終了後
、割り込み要求信号Ｅが出力される。ＣＰＵ３は必要な
レジスタ内容をスタックへ退避した後、割り込みルーチ
ンに分岐する。レジスタの退避には最小必要時間Ｐが費
やされ、そして割り込みルーチンの中でデジタル信号９
が読み出される。
グチャートを用いて説明する。上記逐次比較型Ａ／Ｄ変
換器では、ＳＡＲ５の最上位ビットより１ビットずつア
ナログ入力１と比較し、全ビットを比較し終わった時点
で終了フラグＦをレジスタ４にセットし、必要な場合は
割り込み要求信号Ｅを出力する。図５は終了フラグＦを
使用した場合のタイミングチャートの図である。ＣＰＵ
３は自己のバスサイクル周期ＴのパルスＣで終了フラグ
Ｆをポーリングし、終了を確認した後、デジタル信号（
変換結果）を読み出す。一方、Ａ／Ｄ変換器のクロック
はパルスＤに示すように同期ｔであり、シフトレジスタ
１１はこのクロックスピードでシフトする。また、ポー
リングのパルスｃの周期Ｔと上記クロックパルスＤの同
期ｔとはＴ＞２ｔの関係にあり、Ａ／Ｄ変換器のクロッ
ク周波数は高くなっている。図６は割り込みを使用した
場合のタイミングチャート図である。Ａ／Ｄ変換終了後
、割り込み要求信号Ｅが出力される。ＣＰＵ３は必要な
レジスタ内容をスタックへ退避した後、割り込みルーチ
ンに分岐する。レジスタの退避には最小必要時間Ｐが費
やされ、そして割り込みルーチンの中でデジタル信号９
が読み出される。
【０００４】
【発明が解決しようとする課題】従来のＡ／Ｄ変換器は
以上のように構成されているので、図５のように終了フ
ラグＦをバスサイクルでポーリングする場合、Ａ／Ｄ変
換終了（１０ｔ）後，デジタル出力信号を読み出すまで
に最低でも１バスサイクル（１ｔ）以上のディレイ時間
ＴＤ が発生する。先行の読出しパルスａでフラグＦを
確認し、次の読出しパルスｂで実際にデジタル信号９を
読み出すので、実際には周期Ｔ以上の遅れＴＤ が発生
する。また、ＣＰＵ３の命令体系によっては、終了フラ
グＦの読み出し後、デジタル信号９を読み出すまでの間
にオペコードフェッチが入り、大きなディレイ時間にな
る場合もある。また、図６に示す割り込み要求信号Ｅを
使用する場合でも、レジスタ退避の最小パルス幅がＰな
ので、さらに大きなディレイ時間ＴＰ が発生するとい
う問題があった。この発明は上記問題点を解消するため
になされたもので、前述のディレイ時間ＴＤ ，ＴＰ
を可能なかぎり短くでき、Ａ／Ｄ変換時間の短縮，即ち
高速のＡ／Ｄ変換を行なったのと同等な効果が得られる
Ａ／Ｄ変換器を得ることを目的とする。
以上のように構成されているので、図５のように終了フ
ラグＦをバスサイクルでポーリングする場合、Ａ／Ｄ変
換終了（１０ｔ）後，デジタル出力信号を読み出すまで
に最低でも１バスサイクル（１ｔ）以上のディレイ時間
ＴＤ が発生する。先行の読出しパルスａでフラグＦを
確認し、次の読出しパルスｂで実際にデジタル信号９を
読み出すので、実際には周期Ｔ以上の遅れＴＤ が発生
する。また、ＣＰＵ３の命令体系によっては、終了フラ
グＦの読み出し後、デジタル信号９を読み出すまでの間
にオペコードフェッチが入り、大きなディレイ時間にな
る場合もある。また、図６に示す割り込み要求信号Ｅを
使用する場合でも、レジスタ退避の最小パルス幅がＰな
ので、さらに大きなディレイ時間ＴＰ が発生するとい
う問題があった。この発明は上記問題点を解消するため
になされたもので、前述のディレイ時間ＴＤ ，ＴＰ
を可能なかぎり短くでき、Ａ／Ｄ変換時間の短縮，即ち
高速のＡ／Ｄ変換を行なったのと同等な効果が得られる
Ａ／Ｄ変換器を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明のＡ／Ｄ変換器は
、入力したアナログ信号を、数レベルの基準電圧に対応
した複数ビット信号と経時的に逐次比較してデジタル信
号を出力するアナログ／デジタル変換器において、前記
各ビット信号の比較が終了したことをビット毎に経時的
に検出するシフトレジスタと、これら検出した終了信号
を逐次記録し、そのうちの一つの終了信号を終了フラグ
として出力するセレクタと、このセレクタからの終了フ
ラグを記憶するフラグレジスタとを設けた。
、入力したアナログ信号を、数レベルの基準電圧に対応
した複数ビット信号と経時的に逐次比較してデジタル信
号を出力するアナログ／デジタル変換器において、前記
各ビット信号の比較が終了したことをビット毎に経時的
に検出するシフトレジスタと、これら検出した終了信号
を逐次記録し、そのうちの一つの終了信号を終了フラグ
として出力するセレクタと、このセレクタからの終了フ
ラグを記憶するフラグレジスタとを設けた。
【０００６】
【作用】セレクタは先の終了信号をＡ／Ｄ変換の終了フ
ラグＦとみなして実際の変換終了前にフラグレジスタに
セットする。これによりデジタルデータ信号の読み出し
を、ディレイ時間を短縮して実行できる。また、この先
の終了フラグＦに同期させて早めに割り込み要求信号を
出力させる。これによりレジスタの退避が早めに終了す
るので、この場合もデジタル信号の読み出しを、ディレ
イ時間を短縮して実行できる。
ラグＦとみなして実際の変換終了前にフラグレジスタに
セットする。これによりデジタルデータ信号の読み出し
を、ディレイ時間を短縮して実行できる。また、この先
の終了フラグＦに同期させて早めに割り込み要求信号を
出力させる。これによりレジスタの退避が早めに終了す
るので、この場合もデジタル信号の読み出しを、ディレ
イ時間を短縮して実行できる。
【０００７】
【実施例】以下、この発明の洗濯装置の一実施例を図１
ないし図３に基づいて説明する。尚、図４ないし図６の
従来例と同一又は相当する部分は同一符号を付し説明を
省略する。図１は本発明のＡ／Ｄ変換器のブロック構成
図であり、図において、１３はセレクタ回路、１４は終
了フラグ格納用のレジスタ、１５はＳＡＲ（逐次近似レ
ジスタ）である。ＳＡＲ１５には例えば１０ビットのシ
フトレジスタ１１を設け、最高位から最低位ビット迄の
比較段階を計数している。比較ビットが進む（終了する
）毎に、シフトレジスタ１１のカウント値も右方へ増加
し、図中左側が高位ビット、右側が低位ビットを示して
いる。シフトレジスタ１１の０次ビットから桁上がり信
号ｉが、１次ビットから計数値“１”の信号ｊが、また
２次ビットから計数値“１”の信号ｋがセレクタ回路１
３に与えられる。セレクタ回路１３はＣＰＵ３により制
御され、これら信号ｉ，ｊ，ｋのうち１つを終了フラグ
としてレジスタ１４に出力する。セレクタ回路１３は内
部レジスタｉＲ，ｊＲ，ｋＲを備え、シフトレジスタ１
１から計数値の信号ｉ，ｊ，ｋが検出され次第、この信
号を各レジスタｉＲ，ｉＲ，ｋＲに記録する。ＳＡＲ１
５は割り込み要求信号７をＡ／Ｄ変換終了の少し先から
終了にかけて出力する。
ないし図３に基づいて説明する。尚、図４ないし図６の
従来例と同一又は相当する部分は同一符号を付し説明を
省略する。図１は本発明のＡ／Ｄ変換器のブロック構成
図であり、図において、１３はセレクタ回路、１４は終
了フラグ格納用のレジスタ、１５はＳＡＲ（逐次近似レ
ジスタ）である。ＳＡＲ１５には例えば１０ビットのシ
フトレジスタ１１を設け、最高位から最低位ビット迄の
比較段階を計数している。比較ビットが進む（終了する
）毎に、シフトレジスタ１１のカウント値も右方へ増加
し、図中左側が高位ビット、右側が低位ビットを示して
いる。シフトレジスタ１１の０次ビットから桁上がり信
号ｉが、１次ビットから計数値“１”の信号ｊが、また
２次ビットから計数値“１”の信号ｋがセレクタ回路１
３に与えられる。セレクタ回路１３はＣＰＵ３により制
御され、これら信号ｉ，ｊ，ｋのうち１つを終了フラグ
としてレジスタ１４に出力する。セレクタ回路１３は内
部レジスタｉＲ，ｊＲ，ｋＲを備え、シフトレジスタ１
１から計数値の信号ｉ，ｊ，ｋが検出され次第、この信
号を各レジスタｉＲ，ｉＲ，ｋＲに記録する。ＳＡＲ１
５は割り込み要求信号７をＡ／Ｄ変換終了の少し先から
終了にかけて出力する。
【０００８】次に動作を図２，図３に従って説明する。
上記逐次型Ａ／Ｄ変換器では、ＳＡＲ１５の最上位の９
次ビットより１ビットずつアナログ入力１と比べ、デジ
タル変換を行なう。一方、Ａ／Ｄ変換器のクロックはパ
ルスＤに示すように同期ｔであり、シフトレジスタ１１
はこのクロックスピードでシフトする。また、ポーリン
グのパルスｃの周期Ｔと上記クロックパルスＤの同期ｔ
とはＴ＞２ｔの関係にあり、Ａ／Ｄ変換器のクロック周
波数は高くなっている。
次ビットより１ビットずつアナログ入力１と比べ、デジ
タル変換を行なう。一方、Ａ／Ｄ変換器のクロックはパ
ルスＤに示すように同期ｔであり、シフトレジスタ１１
はこのクロックスピードでシフトする。また、ポーリン
グのパルスｃの周期Ｔと上記クロックパルスＤの同期ｔ
とはＴ＞２ｔの関係にあり、Ａ／Ｄ変換器のクロック周
波数は高くなっている。
【０００９】図２において、ＣＰＵ３は２次ビットの計
数値“１”の信号ｋをレジスタｋＲから選択するように
セレクタ回路１３に指令する。これによりＡ／Ｄ変換終
了より２ビット前の信号ｋが終了フラグＦとなってレジ
スタ１４に２ｔ時間終了前にセットされる。するとポー
リング用のパルスＣの読出しパルスａが、まえもって立
てられたみなし終了フラグＦを確認し、次の読出しパル
スｂが現われるまでの時間Ｔの間に、Ａ／Ｄ変換器は２
ｔ時間かけて１次ビットと０次ビットの比較を行ない、
Ａ／Ｄ変換は完全に終了する。Ａ／Ｄ変換終了の時間と
次の読出しパルスｂとは、極めて時間的に接近している
ので、短いディレイ時間ＴＧ （≪ＴＤ ）の後にデジ
タル信号（変換結果）が読み出されることになる。
数値“１”の信号ｋをレジスタｋＲから選択するように
セレクタ回路１３に指令する。これによりＡ／Ｄ変換終
了より２ビット前の信号ｋが終了フラグＦとなってレジ
スタ１４に２ｔ時間終了前にセットされる。するとポー
リング用のパルスＣの読出しパルスａが、まえもって立
てられたみなし終了フラグＦを確認し、次の読出しパル
スｂが現われるまでの時間Ｔの間に、Ａ／Ｄ変換器は２
ｔ時間かけて１次ビットと０次ビットの比較を行ない、
Ａ／Ｄ変換は完全に終了する。Ａ／Ｄ変換終了の時間と
次の読出しパルスｂとは、極めて時間的に接近している
ので、短いディレイ時間ＴＧ （≪ＴＤ ）の後にデジ
タル信号（変換結果）が読み出されることになる。
【００１０】図２において、ＳＡＲ１５の内容はＡ／Ｄ
変換終了後に決定するが、終了フラグＦはＡ／Ｄ変換終
了時より１バスサイクル前に確定したものとされている
。従って、Ａ／Ｄ変換終了後、ＣＰＵ３が変換結果を得
るまでの待ち時間は１バスサイクルＴ分短縮される。
変換終了後に決定するが、終了フラグＦはＡ／Ｄ変換終
了時より１バスサイクル前に確定したものとされている
。従って、Ａ／Ｄ変換終了後、ＣＰＵ３が変換結果を得
るまでの待ち時間は１バスサイクルＴ分短縮される。
【００１１】上記第１の実施例によれば、終了フラグＦ
を１バスサイクルより前にセットすることにより、変換
結果読出しまでのディレイ時間を最小限にでき、Ａ／Ｄ
変換時間を短縮するのと同じ効果が得られる。
を１バスサイクルより前にセットすることにより、変換
結果読出しまでのディレイ時間を最小限にでき、Ａ／Ｄ
変換時間を短縮するのと同じ効果が得られる。
【００１２】なお、この第１の実施例では、１バスサイ
クル早めに終了フラグＦをセットする場合を示したが、
これはＣＰＵ３が出力するポーリングパルスＣの周期Ｔ
に応じ、Ａ／Ｄ変換の実際の終了前（不定領域）にＳＡ
Ｒ１５の内容が読み出されることがない範囲で、出来る
だけ早くセットするようにする。また、上記実施例では
、Ａ／Ｄ変換終了ビットと書いたが、Ａ／Ｄ変換終了ビ
ットでも，Ａ／Ｄ起動ビットでも同様の機能を有するも
のであれば良い。
クル早めに終了フラグＦをセットする場合を示したが、
これはＣＰＵ３が出力するポーリングパルスＣの周期Ｔ
に応じ、Ａ／Ｄ変換の実際の終了前（不定領域）にＳＡ
Ｒ１５の内容が読み出されることがない範囲で、出来る
だけ早くセットするようにする。また、上記実施例では
、Ａ／Ｄ変換終了ビットと書いたが、Ａ／Ｄ変換終了ビ
ットでも，Ａ／Ｄ起動ビットでも同様の機能を有するも
のであれば良い。
【００１３】次に図３のタイミングチャートに従って、
割り込み要求信号Ｈを使用する場合（第２の実施例）に
ついて説明する。この場合、ＣＰＵ３は予め必要なレジ
スタの内容がスタックへ退避するために費やされる最小
必要時間Ｐを算出する。そしてＣＰＵ３はレジスタ退避
時間Ｐの範囲内で、ＳＡＲ１５に対して割り込み要求信
号Ｈを早めに出力させるよう指令を与える。割り込み要
求信号Ｈはみかけの又は実際のＡ／Ｄ変換終了後に出力
されるので、ＣＰＵ３は時間Ｐの範囲内で、シフトレジ
スタ１１のカウント値，例えば信号ｋを選択する。そし
てセレクタ回路１３はＣＰＵ３により制御され、内部レ
ジスタｋＲの値が終了フラグＦとみなされ、２ｔ時間前
にフラグレジスタ１４に記録される。このみなし終了フ
ラグＦに基づいてＣＰＵ３はＳＡＲ１５に２ｔ時間分だ
け早めに割り込み要求信号Ｈを出力させる。するとレジ
スタの内容のスタックへの退避が早めに始まり、退避が
終了する頃Ａ／Ｄ変換も終了していることになる。この
退避終了を確認したＣＰＵ３はバスサイクルの読出しパ
ルスＣでデジタル信号９の読み出しを開始する。
割り込み要求信号Ｈを使用する場合（第２の実施例）に
ついて説明する。この場合、ＣＰＵ３は予め必要なレジ
スタの内容がスタックへ退避するために費やされる最小
必要時間Ｐを算出する。そしてＣＰＵ３はレジスタ退避
時間Ｐの範囲内で、ＳＡＲ１５に対して割り込み要求信
号Ｈを早めに出力させるよう指令を与える。割り込み要
求信号Ｈはみかけの又は実際のＡ／Ｄ変換終了後に出力
されるので、ＣＰＵ３は時間Ｐの範囲内で、シフトレジ
スタ１１のカウント値，例えば信号ｋを選択する。そし
てセレクタ回路１３はＣＰＵ３により制御され、内部レ
ジスタｋＲの値が終了フラグＦとみなされ、２ｔ時間前
にフラグレジスタ１４に記録される。このみなし終了フ
ラグＦに基づいてＣＰＵ３はＳＡＲ１５に２ｔ時間分だ
け早めに割り込み要求信号Ｈを出力させる。するとレジ
スタの内容のスタックへの退避が早めに始まり、退避が
終了する頃Ａ／Ｄ変換も終了していることになる。この
退避終了を確認したＣＰＵ３はバスサイクルの読出しパ
ルスＣでデジタル信号９の読み出しを開始する。
【００１４】レジスタの退避時間を最小に見積もった理
由は、退避終了までに確実にＡ／Ｄ変換も終了させるた
めである。この最小退避時間Ｐ分に先立って割り込み要
求信号Ｈを出力させれば、退避終了直後の読出しパルス
ｄでデジタル信号９を確実に読み出せるからである。こ
のときの読み出しまでの待ち時間ＴＧ は従来に比べて
大幅に短くなる。もし、最大退避時間ＰＭＡＸ 分先立
って割り込み要求信号Ｈを出力させた場合、実際の退避
時間がＰＭＡＸ より短くなると、Ａ／Ｄ変換未終了前
に読出しパルスＣが発生し、デジタル信号９が不定のま
まとなることが発生するからである。
由は、退避終了までに確実にＡ／Ｄ変換も終了させるた
めである。この最小退避時間Ｐ分に先立って割り込み要
求信号Ｈを出力させれば、退避終了直後の読出しパルス
ｄでデジタル信号９を確実に読み出せるからである。こ
のときの読み出しまでの待ち時間ＴＧ は従来に比べて
大幅に短くなる。もし、最大退避時間ＰＭＡＸ 分先立
って割り込み要求信号Ｈを出力させた場合、実際の退避
時間がＰＭＡＸ より短くなると、Ａ／Ｄ変換未終了前
に読出しパルスＣが発生し、デジタル信号９が不定のま
まとなることが発生するからである。
【００１５】図３において、ＳＡＲ１５の内容は、Ａ／
Ｄ変換終了後に確定するが、割り込み要求信号ＨはＡ／
Ｄ変換終了時より、ＣＰＵ３がレジスタの内容をスタッ
クへ退避させるのに要する時間Ｐ分前に出力される。従
って、Ａ／Ｄ変換終了後、ＣＰＵ３が変換結果を得るま
での待ち時間ＴＧ はレジスタ退避に要する時間Ｐ分だ
け短縮される。
Ｄ変換終了後に確定するが、割り込み要求信号ＨはＡ／
Ｄ変換終了時より、ＣＰＵ３がレジスタの内容をスタッ
クへ退避させるのに要する時間Ｐ分前に出力される。従
って、Ａ／Ｄ変換終了後、ＣＰＵ３が変換結果を得るま
での待ち時間ＴＧ はレジスタ退避に要する時間Ｐ分だ
け短縮される。
【００１６】上記第２の実施例では、割り込み要求信号
Ｈを変換終了前に出力することにより、変換結果読出し
までのディレイ時間を最小限にでき、Ａ／Ｄ変換時間を
短縮するのと同じ効果が得られる。
Ｈを変換終了前に出力することにより、変換結果読出し
までのディレイ時間を最小限にでき、Ａ／Ｄ変換時間を
短縮するのと同じ効果が得られる。
【００１７】なお、上記第２の実施例では、ＣＰＵ３が
レジスタの退避に要する時間Ｐ分前に割り込み要求信号
Ｈを出力する場合を示したが、これはＣＰＵ３が出力す
るポーリング用パルスＣの周期Ｔに応じ、不定領域時に
ＳＡＲ１５の内容が読み出されることがない範囲で出来
るだけ早く出力してやれば良い。また、上記第２の実施
例では、割り込み要求信号の場合を示したが、これはＣ
ＰＵ又はＤＭＡコントローラ等の他のモジュールにＡ／
Ｄ変換終了を伝える制御信号であれば何でも良い。
レジスタの退避に要する時間Ｐ分前に割り込み要求信号
Ｈを出力する場合を示したが、これはＣＰＵ３が出力す
るポーリング用パルスＣの周期Ｔに応じ、不定領域時に
ＳＡＲ１５の内容が読み出されることがない範囲で出来
るだけ早く出力してやれば良い。また、上記第２の実施
例では、割り込み要求信号の場合を示したが、これはＣ
ＰＵ又はＤＭＡコントローラ等の他のモジュールにＡ／
Ｄ変換終了を伝える制御信号であれば何でも良い。
【００１８】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器によれば、入力したアナログ信号を、数レベルの基
準電圧に対応した複数ビット信号と経時的に逐次比較し
てデジタル信号を出力するデジタル／アナログ変換器に
おいて、前記各ビット信号の比較が終了したことをビッ
ト毎に経時的に検出するシフトレジスタと、これら検出
した終了信号を逐次記録し、そのうちの一つの終了信号
を終了フラグとして出力するセレクタと、このセレクタ
からの終了フラグを記憶するフラグレジスタとを設けた
ので、Ａ／Ｄ変換時間の短縮，即ち高速のＡ／Ｄ変換を
行なったのと同等な効果が得られるＡ／Ｄ変換器となる
。
換器によれば、入力したアナログ信号を、数レベルの基
準電圧に対応した複数ビット信号と経時的に逐次比較し
てデジタル信号を出力するデジタル／アナログ変換器に
おいて、前記各ビット信号の比較が終了したことをビッ
ト毎に経時的に検出するシフトレジスタと、これら検出
した終了信号を逐次記録し、そのうちの一つの終了信号
を終了フラグとして出力するセレクタと、このセレクタ
からの終了フラグを記憶するフラグレジスタとを設けた
ので、Ａ／Ｄ変換時間の短縮，即ち高速のＡ／Ｄ変換を
行なったのと同等な効果が得られるＡ／Ｄ変換器となる
。
【図１】本発明のＡ／Ｄ変換器に一実施例に係るブロッ
ク構成図である。
ク構成図である。
【図２】本発明のＡ／Ｄ変換器の第１の実施例に係る動
作シーケンスを示す図である。
作シーケンスを示す図である。
【図３】本発明のＡ／Ｄ変換器の第２の実施例に係る動
作シーケンスを示す図である。
作シーケンスを示す図である。
【図４】従来のＡ／Ｄ変換器に一例に係るブロック構成
図である。
図である。
【図５】従来のＡ／Ｄ変換器の動作シーケンスを示す図
である。
である。
【図６】従来のＡ／Ｄ変換器の動作シーケンスを示す図
である。
である。
１ アナログ信号
９ デジタル信号
１１ シフトレジスタ
１３ セレクタ回路（セレクタ）
Claims (1)
- 【請求項１】 入力したアナログ信号を、数レベルの
基準電圧に対応した複数ビット信号と経時的に逐次比較
してデジタル信号を出力するアナログ／デジタル変換器
において、前記各ビット信号の比較が終了したことをビ
ット毎に経時的に検出するシフトレジスタと、これら検
出した終了信号を逐次記録し、そのうちの１つの終了信
号を終了フラグとして出力するセレクタと、このセレク
タからの終了フラグを記憶するフラグレジスタとを設け
たことを特徴とするアナログ／デジタル変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015841A JP2771703B2 (ja) | 1991-01-16 | 1991-01-16 | シングルチップマイクロコンピュータ |
| DE4200882A DE4200882C2 (de) | 1991-01-16 | 1992-01-15 | Analog/Digital-Umsetzer |
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