JP2749057B2 - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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- JP2749057B2 JP2749057B2 JP63112404A JP11240488A JP2749057B2 JP 2749057 B2 JP2749057 B2 JP 2749057B2 JP 63112404 A JP63112404 A JP 63112404A JP 11240488 A JP11240488 A JP 11240488A JP 2749057 B2 JP2749057 B2 JP 2749057B2
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- input
- conversion
- input circuit
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ信号等の変換時間を要する入力信
号を多数入力する装置に係り、特に、処理速度の速い制
御装置に関する。
号を多数入力する装置に係り、特に、処理速度の速い制
御装置に関する。
従来の装置では、アナログ信号等の変換を必要とする
入力信号１つ１つについて、制御部が変換時間の間、変
換終了信号を監視し、変換終了したら次の処理を行う方
式であるため、この変換時間の分、全体の処理時間が増
え、制御が遅れることとなっていた。なお、この種の装
置として関連するものには、例えば特開昭60−22207
号、特開昭60−225905号、特開昭60−237503号等が挙げ
られる。
入力信号１つ１つについて、制御部が変換時間の間、変
換終了信号を監視し、変換終了したら次の処理を行う方
式であるため、この変換時間の分、全体の処理時間が増
え、制御が遅れることとなっていた。なお、この種の装
置として関連するものには、例えば特開昭60−22207
号、特開昭60−225905号、特開昭60−237503号等が挙げ
られる。
上記従来技術は、処理速度の向上の点について配慮が
されておらず、アナログ信号等の変換時間を必要とする
入力信号の数に比例して、全体の処理が遅れる問題があ
った。
されておらず、アナログ信号等の変換時間を必要とする
入力信号の数に比例して、全体の処理が遅れる問題があ
った。
本発明の目的は、変換時間を必要とする信号を入力し
ても、この変換時間により全体の処理が遅れないシーケ
ンスコントローラを提供することにある。
ても、この変換時間により全体の処理が遅れないシーケ
ンスコントローラを提供することにある。
上記目的は、A/D変換回路とこのA/D変換回路に外部入
力信号を供給するＮ個の入力端子とを有するアナログ入
力回路と、A/D変換不要な外部入力信号を供給するＮ個
の入力端子を有する入力回路と、この入力回路にデータ
バスを介して接続され入力回路からの外部入力信号によ
り制御を行う制御部とを備え、アナログ入力回路および
入力回路をそれぞれ１個以上設け、制御部を入力回路選
択信号を発生してアナログ入力回路および入力回路のう
ちの１つを順次選択して順次選択されたアナログ入力回
路または入力回路に対しＮ個の入力端子のうちのｎ番目
（１≦ｎ≦Ｎ）の入力信号を読みとってゆくとともに所
定時間後に順次選択されたアナログ入力回路または入力
回路に対しＮ個の入力端子のうちのｎ＋１番目の入力信
号を読みとってゆくよう構成し、それぞれのアナログ入
力回路をｎ番目の入力端子の読み取りとｎ＋１番目の入
力端子の読み取りとの間にA/D変換を行うよう構成し、
所定時間はアナログ入力回路のA/D変換時間よりも長い
時間に設定するようシーケンスコントローラを構成し、
入力回路が外部入力信号を変換している間、制御部はた
だ変換終了を待つのではなく他の処理を行い、入力回路
が変換終了した時に変換されたデータを読みとって変換
時間による全体の処理時間の遅れを防止することにより
達成される。
力信号を供給するＮ個の入力端子とを有するアナログ入
力回路と、A/D変換不要な外部入力信号を供給するＮ個
の入力端子を有する入力回路と、この入力回路にデータ
バスを介して接続され入力回路からの外部入力信号によ
り制御を行う制御部とを備え、アナログ入力回路および
入力回路をそれぞれ１個以上設け、制御部を入力回路選
択信号を発生してアナログ入力回路および入力回路のう
ちの１つを順次選択して順次選択されたアナログ入力回
路または入力回路に対しＮ個の入力端子のうちのｎ番目
（１≦ｎ≦Ｎ）の入力信号を読みとってゆくとともに所
定時間後に順次選択されたアナログ入力回路または入力
回路に対しＮ個の入力端子のうちのｎ＋１番目の入力信
号を読みとってゆくよう構成し、それぞれのアナログ入
力回路をｎ番目の入力端子の読み取りとｎ＋１番目の入
力端子の読み取りとの間にA/D変換を行うよう構成し、
所定時間はアナログ入力回路のA/D変換時間よりも長い
時間に設定するようシーケンスコントローラを構成し、
入力回路が外部入力信号を変換している間、制御部はた
だ変換終了を待つのではなく他の処理を行い、入力回路
が変換終了した時に変換されたデータを読みとって変換
時間による全体の処理時間の遅れを防止することにより
達成される。
制御部が変換時間中に行う他の処理とは、他の入力信
号の読み取りを、行うことであり、他のそれぞれの入力
信号についても、変換中に、他の入力信号の読み取りと
出力を行うことである。
号の読み取りを、行うことであり、他のそれぞれの入力
信号についても、変換中に、他の入力信号の読み取りと
出力を行うことである。
多数の変換を必要とする外部入力信号は、多数の入力
回路により取り込まれ、さらに、それぞれの入力回路
は、多数の外部入力信号を運搬し、これを変換する回路
より構成となっている。制御部は、これらの変換された
入力信号を順に読み取っていくが。１つの入力回路につ
き、入力回路の１つの入力信号のみ読み取る方式、すな
わち、１つの入力回路のNO.1の入力信号を読み取ると、
次の入力回路のNO.1の入力信号を読み取ってゆき、全て
の入力回路のNO.1の入力信号を読み取り終えるとこんど
はそれぞれの入力回路のNO.2を読んでゆく順番とすれ
ば、それぞれの入力回路でNO.1を読んでから次のNO.2を
読むまで一定時間あくこととなり、この時間内に変換を
終わらせることとすることにより、変換時間による処理
の遅れをなくすることができる。
回路により取り込まれ、さらに、それぞれの入力回路
は、多数の外部入力信号を運搬し、これを変換する回路
より構成となっている。制御部は、これらの変換された
入力信号を順に読み取っていくが。１つの入力回路につ
き、入力回路の１つの入力信号のみ読み取る方式、すな
わち、１つの入力回路のNO.1の入力信号を読み取ると、
次の入力回路のNO.1の入力信号を読み取ってゆき、全て
の入力回路のNO.1の入力信号を読み取り終えるとこんど
はそれぞれの入力回路のNO.2を読んでゆく順番とすれ
ば、それぞれの入力回路でNO.1を読んでから次のNO.2を
読むまで一定時間あくこととなり、この時間内に変換を
終わらせることとすることにより、変換時間による処理
の遅れをなくすることができる。
以下、本発明の一実施例を第１−３図により説明す
る。
る。
第１図にシステム構成図を示す。制御部１より各入力
回路３、４をそれぞれ選択信号により選択し、かつ、そ
の入力回路のNO.1〜Ｎの入力端子を選び、選ばれた入力
信号のデータは、制御部へ伝送され、読み取られる。第
１図の例では、入力回路は左より入力回路１＝アナログ
入力回路、入力回路２＝通常の変換無しの入力回路、入
力回路３、４はアナログ入力回路となっている。すなわ
ち、アナログ入力回路と通常の変換無しの入力回路は位
置を問わず、混在可能となっている。
回路３、４をそれぞれ選択信号により選択し、かつ、そ
の入力回路のNO.1〜Ｎの入力端子を選び、選ばれた入力
信号のデータは、制御部へ伝送され、読み取られる。第
１図の例では、入力回路は左より入力回路１＝アナログ
入力回路、入力回路２＝通常の変換無しの入力回路、入
力回路３、４はアナログ入力回路となっている。すなわ
ち、アナログ入力回路と通常の変換無しの入力回路は位
置を問わず、混在可能となっている。
アナログ入力回路には、１つのA/D変換回路が内蔵さ
れており、制御より指定された入力NO.1〜Ｎのアナログ
信号を１つ選び、これをアナログ信号から、ディジタル
信号に変換し、このディジタルデータを制御部に送る。
しかし、このA/D変換は瞬時完了するものではなく、あ
る一定時間必要なため、制御部より、読み取りたい入力
信号のNO.を指定されたデータをすぐ制御部に送り出す
ことができない。従来では、制御部にて変換終了するこ
ととしていたが、本発明では、第２図に示すごとく、制
御部がアナログ変換中に、ただ待っているのではなく、
他の入力回路のデータの読み取りを行うことにより時間
のむだが無くなり、全体の処理時間が短縮できる。第２
図は、動作の概略フローを示す。ある入力回路のあるN
O.のデータを読むと同時に同回路の次のNO.の入力アナ
ログ信号のA/D変換をハード的にスタートをさせる。こ
のA/D変換中に他の入力回路のデータを次々に、読み取
ってゆき、一定時間後、すなわち、変換がすでに完了し
ている時に、変換されたデータを制御部は読み取る。と
同時に、また次のNO.の入力信号のA/D変換をスタートさ
せ同様に繰り返し、入力回路中の最後のNO.まで行う。
この動作は、どの入力回路をとってみても同じ動作を行
うこととできる。
れており、制御より指定された入力NO.1〜Ｎのアナログ
信号を１つ選び、これをアナログ信号から、ディジタル
信号に変換し、このディジタルデータを制御部に送る。
しかし、このA/D変換は瞬時完了するものではなく、あ
る一定時間必要なため、制御部より、読み取りたい入力
信号のNO.を指定されたデータをすぐ制御部に送り出す
ことができない。従来では、制御部にて変換終了するこ
ととしていたが、本発明では、第２図に示すごとく、制
御部がアナログ変換中に、ただ待っているのではなく、
他の入力回路のデータの読み取りを行うことにより時間
のむだが無くなり、全体の処理時間が短縮できる。第２
図は、動作の概略フローを示す。ある入力回路のあるN
O.のデータを読むと同時に同回路の次のNO.の入力アナ
ログ信号のA/D変換をハード的にスタートをさせる。こ
のA/D変換中に他の入力回路のデータを次々に、読み取
ってゆき、一定時間後、すなわち、変換がすでに完了し
ている時に、変換されたデータを制御部は読み取る。と
同時に、また次のNO.の入力信号のA/D変換をスタートさ
せ同様に繰り返し、入力回路中の最後のNO.まで行う。
この動作は、どの入力回路をとってみても同じ動作を行
うこととできる。
第３図は、さらに詳細の動作フローを示す。第３図に
より、さらに具体的に説明する。
より、さらに具体的に説明する。
本発明のポイントは多数の入力信号を読む順序を工夫
したことにある。第３図に示すように、最初に、入力回
路１のNO.1のデータ読み取り→入力回路２のNO.1のデー
タ読み取り→入力回路３のNO.1のデータ読み取りといっ
た具合に、各入力信号を読む方法として、入力回路内の
NO.1〜NO.Nまで１度に連続データを読み取るのではな
く、各入力回路の1NO.ずつ読み取ってゆく順序にするこ
とにより、第２図の機能は達成される。
したことにある。第３図に示すように、最初に、入力回
路１のNO.1のデータ読み取り→入力回路２のNO.1のデー
タ読み取り→入力回路３のNO.1のデータ読み取りといっ
た具合に、各入力信号を読む方法として、入力回路内の
NO.1〜NO.Nまで１度に連続データを読み取るのではな
く、各入力回路の1NO.ずつ読み取ってゆく順序にするこ
とにより、第２図の機能は達成される。
例えば第３図の（例）にあるように、入力回路３のN
O.1のデータを制御部が読み取った時点でNO.2の入力信
号の変換をスタートさせ、制御部がNO.3のデータを読み
取りに来た時には変換完了しており待たずしてデータを
読み取ることができる。これは、どの入力回路、どの入
力信号をとっても同様の動作が可能となる。この動作を
完成させるには、 1.アナログ入力回路に、制御部がデータを読み取った時
点で、読んだNO.の次のNO.の入力信号をスタートさせる
機能を持つこと。
O.1のデータを制御部が読み取った時点でNO.2の入力信
号の変換をスタートさせ、制御部がNO.3のデータを読み
取りに来た時には変換完了しており待たずしてデータを
読み取ることができる。これは、どの入力回路、どの入
力信号をとっても同様の動作が可能となる。この動作を
完成させるには、 1.アナログ入力回路に、制御部がデータを読み取った時
点で、読んだNO.の次のNO.の入力信号をスタートさせる
機能を持つこと。
2.最初の変換スタートさせるために、制御部よりダミー
を最初読み取る動作をすることが必要である。
を最初読み取る動作をすることが必要である。
また、これらの入力回路は全部、変換を必要とするア
ナログ入力回路である必要はなく、通常の変換時間の無
い入力回路でも大は小を兼ねるので動作上問題なく、こ
れらの混在が可能である。
ナログ入力回路である必要はなく、通常の変換時間の無
い入力回路でも大は小を兼ねるので動作上問題なく、こ
れらの混在が可能である。
本実施例によれば、第３図に示すような制御部のデー
タ読み取り順序にすれば、変換時間による全体の処理時
間の遅れをなくすることができる。
タ読み取り順序にすれば、変換時間による全体の処理時
間の遅れをなくすることができる。
また、シーケンサが装備している入力モジュールそれ
ぞれの入力データは、シーケンサ内の演算制御上、同時
性が必要なため、一括して短時間に全入力データを読み
取らなければならない。したがって、入力データの読み
取り時間の制御、短縮化は、入力データの同時性が向上
する方向となり、シーケンサの制御機能向上につなが
る。
ぞれの入力データは、シーケンサ内の演算制御上、同時
性が必要なため、一括して短時間に全入力データを読み
取らなければならない。したがって、入力データの読み
取り時間の制御、短縮化は、入力データの同時性が向上
する方向となり、シーケンサの制御機能向上につなが
る。
さらに、実際の読み取り時間等の具体的な数値例を言
い含めて、第４図を用いて実施例を説明する。第４図
は、構成としては、チャンネル１からチャンネルｎをそ
れぞれ持った、変換必要な入力モジュール、変換不要な
入力モジュールが混在して合計Ｎ個の入力モジュールと
なっている。
い含めて、第４図を用いて実施例を説明する。第４図
は、構成としては、チャンネル１からチャンネルｎをそ
れぞれ持った、変換必要な入力モジュール、変換不要な
入力モジュールが混在して合計Ｎ個の入力モジュールと
なっている。
CPUは、本発明方式の順で入力データを読み取ってゆ
くが、入力モジュール数Ｎあるいは、入力モジュールが
保有するチャンネル数ｎ、そして変換、読み取り時間の
値によっては、チャンネル列ごとにタイマで変換を待つ
操作をしなければならない。すなわち、このタイマの時
間の値は、 タイマー時間＝（変換時間＋読み取り時間） −（読み取り時間×入力モジュール数） の式で表され、もし０になれば、タイマーは不要とな
る。１例として、 変換時間＝45μs,読み取り時間＝５μｓ 入力モジュール数＝５個 であれば、タイマーはそれぞれ25μｓとなる。
くが、入力モジュール数Ｎあるいは、入力モジュールが
保有するチャンネル数ｎ、そして変換、読み取り時間の
値によっては、チャンネル列ごとにタイマで変換を待つ
操作をしなければならない。すなわち、このタイマの時
間の値は、 タイマー時間＝（変換時間＋読み取り時間） −（読み取り時間×入力モジュール数） の式で表され、もし０になれば、タイマーは不要とな
る。１例として、 変換時間＝45μs,読み取り時間＝５μｓ 入力モジュール数＝５個 であれば、タイマーはそれぞれ25μｓとなる。
したがって入力モジュール群の規模によって、タイマ
ーの値が変わってくる。もし、これらの入力モジュール
群の規模すなわち、入力モジュール数がいろいろフレキ
シブルに変換するシステムであれば、シーケンスプログ
ラムから、入力の範囲を検知することにより入力の規模
を知り、これより、前記計算式によりタイマー値を決
め、入力モジュール内の変換終了した後、変換されたデ
ータを読むようにすることとなる。
ーの値が変わってくる。もし、これらの入力モジュール
群の規模すなわち、入力モジュール数がいろいろフレキ
シブルに変換するシステムであれば、シーケンスプログ
ラムから、入力の範囲を検知することにより入力の規模
を知り、これより、前記計算式によりタイマー値を決
め、入力モジュール内の変換終了した後、変換されたデ
ータを読むようにすることとなる。
ちなみに、入力モジュール保有チャンネル数と変換、
読み取り時間が決まれば、最小の読み取り時間が次の式
で算出できる。（タイマー値＞０の場合） （入力モジュール群の読み取り時間の合計） ＝（各入力モジュール保有チャンネル数） ×（変換時間＋読み取り時間） ＋（読み取り時間×入力モジュール数） １例として 入力保有チャンネル数＝８ 入力モジュール数＝５ 変換時間＝45μｓ 読み取り時間＝５μｓ の場合、425μｓとなる。
読み取り時間が決まれば、最小の読み取り時間が次の式
で算出できる。（タイマー値＞０の場合） （入力モジュール群の読み取り時間の合計） ＝（各入力モジュール保有チャンネル数） ×（変換時間＋読み取り時間） ＋（読み取り時間×入力モジュール数） １例として 入力保有チャンネル数＝８ 入力モジュール数＝５ 変換時間＝45μｓ 読み取り時間＝５μｓ の場合、425μｓとなる。
第４図のダミーの内容としては、各入力モジュールの
最後のチャンネルを本発明の入力データ読取り方式で読
み、各入力モジュールの最初のチャンネルについて入力
を取り込みA/D変換をスタートさせることにある。従っ
てダミーによりA/D変換スタートさせてから最初のチャ
ンネルのデータを読むまでの時間は、A/D変換時間＋読
み取り時間＝50μｓと、固定になる。ダミー中のCPUの
動作としては、最初各入力モジュールの最後のチャンネ
ルを読み取った後、タイマーにより時間調整しダミーの
最初から50μｓとなったところで各入力の最初のチャン
ネルより、有効なデータとして読み取ってゆく。（第５
図参照） 先ほどの425μｓの読み取り時間は、ちょうど１つの
変換必要な入力モジュールの各チャンネルを全部読み取
る時間となり、この時間は、タイマーが入っているにし
ても、最低限度必要な時間であり、これ以下の時間にす
ることは不可能である。
最後のチャンネルを本発明の入力データ読取り方式で読
み、各入力モジュールの最初のチャンネルについて入力
を取り込みA/D変換をスタートさせることにある。従っ
てダミーによりA/D変換スタートさせてから最初のチャ
ンネルのデータを読むまでの時間は、A/D変換時間＋読
み取り時間＝50μｓと、固定になる。ダミー中のCPUの
動作としては、最初各入力モジュールの最後のチャンネ
ルを読み取った後、タイマーにより時間調整しダミーの
最初から50μｓとなったところで各入力の最初のチャン
ネルより、有効なデータとして読み取ってゆく。（第５
図参照） 先ほどの425μｓの読み取り時間は、ちょうど１つの
変換必要な入力モジュールの各チャンネルを全部読み取
る時間となり、この時間は、タイマーが入っているにし
ても、最低限度必要な時間であり、これ以下の時間にす
ることは不可能である。
同じ条件で従来方式では、入力モジュール５台のうち
２台が、変換を必要とするモジュールであったとする
と、入力データ読み取り時間合計は920μｓとなり、本
発明方式の倍になってしまっていた。
２台が、変換を必要とするモジュールであったとする
と、入力データ読み取り時間合計は920μｓとなり、本
発明方式の倍になってしまっていた。
本発明によれば、変換時間を必要とする多数の外部入
力信号を入力しても、全体の処理時間が変換時間により
遅れることがなくなり、処理速度の向上を図れるシーケ
ンスコントローラを得ることができる。
力信号を入力しても、全体の処理時間が変換時間により
遅れることがなくなり、処理速度の向上を図れるシーケ
ンスコントローラを得ることができる。
第１図は本発明の１実施例のシステム構成図、第２図は
本発明の動作概略フロー図、第３図は本発明の１実施例
の詳細フロー図、第４図は本発明の１実施例の読取状態
の説明図、第５図は本発明の１実施例の読取状態の詳細
説明図である。 1:制御部、4:入力回路、7:アナログ入力信号、2:入力デ
ータ、5:A/D変換回路、3:アナログ入力回路、6:入力回
路選択信号
本発明の動作概略フロー図、第３図は本発明の１実施例
の詳細フロー図、第４図は本発明の１実施例の読取状態
の説明図、第５図は本発明の１実施例の読取状態の詳細
説明図である。 1:制御部、4:入力回路、7:アナログ入力信号、2:入力デ
ータ、5:A/D変換回路、3:アナログ入力回路、6:入力回
路選択信号
Claims (1)
- 【請求項１】A/D変換回路とこのA/D変換回路に外部入力
信号を供給するＮ個の入力端子とを有するアナログ入力
回路と、A/D変換不要な外部入力信号を供給するＮ個の
入力端子を有する入力回路と、この入力回路にデータバ
スを介して接続され上記入力回路からの外部入力信号に
より制御を行う制御部とを備え、上記アナログ入力回路
および上記入力回路はそれぞれ１個以上設けられ、上記
制御部は入力回路選択信号を発生して上記アナログ入力
回路および上記入力回路のうちの１つを順次選択して順
次選択された上記アナログ入力回路または上記入力回路
に対し上記Ｎ個の入力端子のうちのｎ番目（１≦ｎ≦
Ｎ）の入力信号を読みとってゆくとともに所定時間後に
順次選択された上記アナログ入力回路または上記入力回
路に対し上記Ｎ個の入力端子のうちのｎ＋１番目の入力
信号を読みとってゆくよう構成され、それぞれの上記ア
ナログ入力回路はｎ番目の入力端子の読み取りとｎ＋１
番目の入力端子の読み取りとの間にA/D変換を行うよう
構成され、上記所定時間は上記アナログ入力回路のA/D
変換時間よりも長い時間に設定されたことを特徴とする
シーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112404A JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112404A JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283602A JPH01283602A (ja) | 1989-11-15 |
| JP2749057B2 true JP2749057B2 (ja) | 1998-05-13 |
Family
ID=14585808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112404A Expired - Lifetime JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749057B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464950A (en) * | 1977-11-02 | 1979-05-25 | Hitachi Ltd | Data collector device |
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS6029805A (ja) * | 1983-07-22 | 1985-02-15 | Mitsubishi Electric Corp | プログラマブルコントロ−ラ |
-
1988
- 1988-05-11 JP JP63112404A patent/JP2749057B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01283602A (ja) | 1989-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |