SU758118A1

SU758118A1 - Система сбора и обработки данных 1

Info

Publication number: SU758118A1
Application number: SU782622903A
Authority: SU
Inventors: Aleksandr D Smirnov; German L Sablin; Nikolaj G Kocherzhenko; Vasilij V Petronevich
Original assignee: Aleksandr D Smirnov; German L Sablin; Nikolaj G Kocherzhenko; Vasilij V Petronevich
Priority date: 1978-05-25
Filing date: 1978-05-25
Publication date: 1980-08-23

Description

Изобретение относится к вычислительной технике и касается устройств' связи процессора с периферийными ' устройствами в системе сбора и обработки данных. 5

Известна система сбора и обработки данных параллельного типа с асинхронным принципом обмена, содержащая процессор, блок памяти, набор устройств ввода-вывода, которые парал- Ю лельно соединены с адресными и информационными шинами, шинами управления, шинами приоритетной системы прерываний и последовательно соединены шинами разрешения прерываний от арбитра шины, находящемся в процессоре [11 Процессор обменивается с регистрами внешнего устройства так же, как и ячейкой памяти, и любое внешнее^ устройство должно иметь минимум два регистра - регистр команд и состояний и регистр данных.

Однако при увеличении числа внешних устройств, подключенных к шине, 25 возрастает длина магнитной шины, что приводит к снижению пропускной способности и, следовательно, к снижению быстродействия процессора, так как обмен с памятью осуществляется по ма- βθ

2

гистральной шине. Кроме того, внепроцессорный обмен между двумя устройствами ввода-вывода также снижас-; быстродействие процессора.

Известна система обработки данных, которая включает в себя процессор, блок прерываний, блок управления шиной, оперативную память, блоки связи устройств ввода-вывода, содержащие интерфейсные схемы, соединён- . _ ные параллельно посредством магистральной шины, содержащей 2 шины данных, шины адреса, линию синхронизации задатчика, линию синхронизации исполнителя, линию сигнала запроса, линию разрешения захвата шины, последовательно проходящую через вышеуказанные блоки, и линию синхронизации разрешения захвата шины [21.

Отсутствие временного контроля обмена по шине в этой системе приводит к тому, что при задержке ответного сигнала от устройства-исполнителя, в случае его неработоспособности, вся система становится так же неработоспособной, так как не возможен обмен по шине.

Увеличение количества подключенных к шине устройств, приводящее к

физическому увеличению длины шины,

3

758118

4

и возрастание интенсивности обмена между периферийными устройствами

•*"по шине приводит к снижению быстродействия процессора, а наличие двух шин данных приводит к увеличению оборудования в системе.

Целью изобретения является повышение быстродействия и увеличения гибкости системы за счет подключения дополнительных внешних устройств без снижения, быстродействия процессора.

Достигается это тем, что в систему сбора и обработки данных, содержащую блок управления, процессор, блок прерываний, И блоков связи с внешними устройствами, первые входывыходы которых соединены между собой адресной шиной, вторые входы-выходы И блоков связи с внешними устройствами соединены между собой шиной данных, первый и второй входы -ΐ-го ( 1 - 2,й) блоков связи с внешними устройствами соединены соответственно с первым и вторым выходами 1- 1-го (ΐ - 1,Й - 1) блока

связи с внешними устройствами, а первый и второй входы первого блока связи с внешними устройствами соединены соответственно с первым и вторым выходами блока управления, третьи входы-выходы η блоков связи с внешними устройствами соединены между собой шиной синхронизации исполнителя, четвертые входы-выходы блоков связи с внешними устройствами соединены между собой шиной синхронизации задатчика, третий и четвертый выходы первого блока-связи с внешними устройствами подключены соответственно к первому и второму входу блока прерываний, пятые выходы И блоков связи с внешними устройствами подключены к первому входу блока управления, введены интерфейсный блок и блок временного контроля, содержащий шесть элементов И—НЕ, причем пятые входы-выходы блоков связи с внешними устройствами соединены между собой шиной занятости' и подключены к второму входу, блока • управления и входу первого элемента И—НЕ, выход которого соединен с первым входом второго элемента И-НЕ и первым входом третьего элемента И—НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ, выход которого подключен к второму входу второго элемента И-НЕ, выход которого соединен с вторым входом^ четвертого элемента И-НЕ и третьими входами П блоков связи с внешними устройствами, второй вход третьего

элемента И—НЕ через шину синхронизации исполнителей соединен с третьими входами-выходами η блоков связи с внешними устройствами, четвертые входы-выходы О блоков связи через шину синхронизации задатчика соединены с входом пятого элемента И-НЕ, выход которого подключен к третьему входу

третьего элемента И—НЕ и входу шестого элемента И—НЕ, выход которого соединен с четвертым входом третьего элемента И-НЕ, шестые'выходы И блоков связи с внешними устройствами со$ единены с третьим входом блока управления и третьим входом блока прерываний, шестой вход-выход первого

’блока связи с внешними устройствами соединен с первым выходом-входом

.« интерфейсного блока, второй вход-вы’ ход которого подключен к выходувходу процессора, вход интерфейсного блока соединен с выходом блока прерываний, а выход интерфейсного блока подключен к четвертому входу блока

15 управления, седьмой и восьмой выходы η блоков связи с внешними устройст вами являются соответственно выходом

• приема данных и выходом выдачи данных системы.

20 Такое построение взаимосвязей

между отдельными блоками и устройствами, входящими в систему сбора и обработки данных, обеспечивает запрос от любого устройства процессора на

25 прерывание, доступ процессора к любому устройству для приема или передачи данных, обмен между любыми двумя устройствами, минуя процессор и обмен любого устройства с памятью в режиме прямого доступа, чем достига³ ется увеличение быстродействия процес сора по обработке данных, так как внутренний цикл процессора с памятью теперь не зависит ни от длины магистральной шины, ни от обменов, осущест· вляемых по ней, между устройствами.

На фиг. 1 показана блок-схема системы сбора и обработки данных; нафиг. 2 показан блок временного контроля.

40

Система сбора и обработки данных . содержит процессор с блоком памяти .1, блок прерываний 2, блоки 3^ 3γι связи с внешними устройствами, блок 4 управления магистральной ши45 ной, блок 5 временного контроля.

Процессор соединен с блоком 3^ связи устройств ввода-вывода и блоком 4 управления магистральной шиной с помощью интерфейсного блока 6. Блоки

50 з₄ - 3η связи с внешними устройст-, вами соединены сигнальными линиями 7 с магистральной шиной 8, которая содержит адресные шины 8а, шины данных 8<У и сигнальные линии:

55 ⁴ 88-выдачи, 8 2 - приема, 89 - запроса прямого доступа в память, 8е запроса обмена, 8 - занятости

шины, 8- ошибки связи, 8и. - синхронизации исполнителя, 8к - синхронизации задатчика. Блок 5 временного контроля соответствующими входами соединен с сигнальными линиями магистральной шины: занятость шины 8эи/ синхронизация исполнителя 8а, синхронизация задатчика 8к, а выходом - с линией ошибки связи

5

758118

л

8%. Блок 4 управления магистральной шиной соответствующими входами соединение линиями: запрос прямого доступа в память 8<?, запрос обмена 8е, занятость шины 8}си сигнальной линией 11 разрешения прямого дос- 5

тупа в память от процессора 9 соединен с выходом интерфейсного блока 6, а своими выходами блок 4 управления магистральной шины сигнальной линией 10 разрешения обмена и сигнальной линией 11 разрешения прямого доступа в память соединен с блоками. 3^ - 3 η связи с внешними

устройствами последовательно, начиная с первого.

В блоке временного контроля магистральной шины 5 указаны шесть · элементов И—НЕ 18-23 (см. фиг. 2).

Рассмотрим работу системы сбора и обработки информации.

Логическая единица передается 20

по линиям магистрально.’ошины и сигнальным линиям потенциалом нулевого уровйя, ноль - потенциалом высокого уровня.

Когда в системе сбора и обработ- 25 ки данных не происходит никаких обменов информацией, то все линии сигналов «Магистральной шины и все сигнальные линии имеют состояние *'1' ' , т.е. имеют высокий потенциал. Если лю-зд бой из блоков 3,, - Зц связи с внешними устройствами выставляет сигнал запрос обмена на линию 8 , то сигнал на линии принимает нулевое значение потенциала. Блок 4 управления ма- 35 гистральной шиной принимает сигнал запроса обмена и выставляет сигнал на, линии запроса прямого доступа в память 83. Блоки связи с внешними устройствами, которые не выставили сигнал запроса обмена, пропускают сигнал разрешения обмена к следующему блоку связи с внешними устройствами. Блок связи с внешними устройствами·, который выставил сигнал запро- дса обмена, клапанирует прохождение сигнала разрешения обмена и выставляет сигнал занятости магистральной шины на линию 8эх, тем самым обращая значение потенциала по этой линии в нуль. Блок 5 управления магистральной шины, принимая сигнал занятости шины, снимает сигнал разрешения обмена с линии 10. Блок связи с внешними устройствами, который выставил сигнал занятости шины, выставляет 55 на адресных шинах 8с( код адреса запрашиваемого устройства и сигнал выдача по линии 88 или сигнал прием по Линии 8г, а также данные на шины данных 8(Г, если устройство передает дан- 60 ные, и сигнал синхронизации задатчика по линии 8к.

Блок связи с внешними устройствами, собственный адрес которого совпал с кодом адреса на адресной шине, 65

принимает данные, если задатчик установил сигнал выдачи, или выставляете данные на шину данных 8сГ, если есть сигнал на линии приема, и выставляет сигнал синхронизации исполнителя по линии 8и, запрашивающий блок связи с внешними устройствами, принимает сигнал синхронизации исполнителя и, если был установлен сигнал приема, считывает данные с шины 86· и снимает сигналы синхронизации задатчика, занятости шины, приема или выдачи, освобождая тем самым магистральную шину для следую- . щих обменов. Запрашиваемое устройство принимает сброс сигнала синхронизации и снимает сигнал синхронизации исполнителя.

Если устройству ввода-вывода необходим прямой доступ в память процессора, то его блок связи . выставляет сигнал запроса прямого доступа в память на линию •8(Э, обращая потенциал этой линии в нуль. Блок прерывания процессора, принимая нупевой потенциал, вырабатывает сигнал прерывания в процессоре .

Блок 4 управления магистральной шиной принимает сигнал запроса прямого доступа в память и вырабатывает сигнал разрешения прямого доступа в память по линии 11, если отсутствует сигнал занятости шины (линия имеет высокий потенциал) и есть сигнал разрешения прямого доступа от процессора, т.е. линия 9 имеет низкий потенциал. Дальнейшая последовательность сигналов аналогична той, которая описана.

Если после появления потенциала нулевого уровня на линии 8к сигнала синхронизации задатчика потенциал на линии 8к, сигнала синхронизации исполнителя 8и- не станет нулевым в течение определенного промежутка времени, блок временного контроля магистральной шины 5 вырабатывает сигнал ошибки связи, обращая потенциал линии 8<$ в нуль. Низкий потенциал на линии 8-дг ошибки связи сбрасывает сигнал занятости шины в запрашивающем блоке связи с внешними устройствами, тем самым освобождая .магистральную шину для других обменов.

Когда по магистральной шине происходит обмен и линия 8^сигнала занятости шины имеет нулевой потенциал, то на один иэ выходов элемента И—НЕ 20 в блоке временного контроля магистральной шины подается высокий потенциал. На другой вход элемента И-НЕ 20, если отсутствует сигнал синхронизации исполнителя, и следовательно, линия сигнала синхронизации исполнителя Би. имеет высокий потенциал, также подается высокий потенциал. По приходу сигнала синхронизации задат7

758118

8

чика потенциал линии 8к сишила синхронизации задатчика становится равным нулю, и следовательно, на следующий вход элемента 20 И-НЕ подается высокий потенциал. Высокий потенциал с выхода элемента И—НЕ 22 так- 5 же подается на вход элемента И—НЕ 23, который задерживает выдачу сигнала на выходе на определенное время, и следовательно, в начальный момент на последний вход элемента 20 И-НЕ подается нулевой потенциал, что приводит. к появлению положительного потенциала на его выходе. Если линия 83сигнала ошибки связи имеет высокий потенциал, то на выходе элемента И-НЕ 21 вырабатывается сигнал нулевого ¹потенциала, который подается на вход элемента И-НЕ 19, а на выходе элемен- . та И—НЕ 19 сохраняется сигнал высокого потенциала, который подается на линию 8-^ сигнала ошибки связи. Если 20 потенциал на линии 8и сигнала синхронизации исполнителя происходит раньше, чем элемент И-НЕ 23 выдает сигнал

на последний вход элемента И—НЕ 20,· тона соответствующем входе элемента 25 И-НЕ 20 установится нулевой потенциал.

Далее задатчикснимет сигнал синхронизации, т.е. потенциал линии сигнала синхронизации задатчика станет 30 высоким, и на вход элемента И-НЕ 20 с выхода элемента И—НЕ 22 будет подан нулевой потенциал, следовательно,' выходной потенциал элемента И—НЕ 20 не изменится, тогда не изменится и 35 выходной потенциал элемента И—НЕ 19 и линии 8-^ сигнала ошибки связи.

Если сигнал синхронизации исполнителя не приходит, т.е. потенциал линии сигнала синхронизации испол- дд

. нителя не"становится равным нулю, до , того как элемент И-НЕ 23 выработает на выходе потенциал высокого уровня, который подается на четвертый вход элемента И—НЕ 20, то на выходе элемента И—НЕ 20 установится нулевой · потенциал. Нулевой потенциал с выхода элемента И-НЕ 20 пЪдается на один из входов элемента И—НЕ 19, что приводит к установлению на его выходе сигнала высокого потенциала, который 50 подается на один из входов элемента И-НЕ 19. На другой вход элемента И—НЕ 19 подается высокий потенциал с выхода элемента И-НЕ 18, вход которого соединен с линией сигнала заня- 55 трети шины, и следовательно, на выходе элемента И-НЕ 19 вырабатывается сигнал нулевого потенциала, который подается на линию 83 сигнала ошибки связи. 60

При использовании изобретения мо-. жет быть повышено быстродействие .процессора и увеличена гибкость системы сбора и обработки данных при 65

создании конкретных систем контроля

и управления в реальном времени.

Быстродействие процессора может быть повышено за счет двух факторов, которые обеспечиваются предлагаемым изобретением. Первый - сокращение длины информационных шин, связывающих процессор и оперативную память, и, как следствие, уменьшение запаздывания распространения сигналов по шине, и следовательно, сокращение цикла обращения к памяти. Второй исключение из цикла работы процессора времени обмена по шине, которое требует устройство при непроцессорном обмене между собой.

Увеличение гибкости системы происходит за счет того, что можно конструктивно увеличить длину магистральной шины при подключении внешних устройств без снижения быстродействия процессора .

Claims

Формула изобретения

Система сбора и обработки данных, содержащая блок управления, процессор, блок прерываний, и блоков связи с внешними устройствами, первые входы-выходы которых соединены между собой адресной шиной, вторые входывыходы И блоков связи с внешними устройствами соединены между собой шиной данных,__первый и второй входы ΐ-го (ι - 2,6 ) блоков связи с внешними устройствами соединены соответственно с первым и вторым выходами ΐ - 1-го ( -ϊ — 1, П - 1) блока связи с внешними устройствами, а первый и второй входы первого блока связи с внешними устройствами соединены соответственно с первым.и вторым выходами блока управления, третьи . (ВХОДЫ—выходы П блоков связи с внешними устройствами соединены между собой шиной синхронизации исполнителя, четвертые входы-выходы блоков связи с внешними устройствами соединены между собой шиной синхронизации задатчика, третий и четвертый выходы первого блока связи с внешними устройствами подключены соответственно к первому и второму входу блока прерываний, пятые выходы и блоков связи с. внешними устройствами подключены к первому входу блока управления, отличаящаяся тем, что_?с целью повышения быстродействия и увеличения гибкости системы за счет подключения дополнительных внешних устройств без снижения быстродействия процессора, в нее введены интерфейсный блок и блок временного контроля, содержащий шесть элементов И-НЕ, причем пятые входы-выходы блоков связи с внешними устройствами соединены между собой шиной занятости и подклю9

758118

10

чены к второму входу блока управления и входу первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И—НЕ, и первым входом третьего элемента И—НЕ, выход которого соединен с первым вхо- 5 дом четвертого элемента И—НЕ, выход которого подключен к второму входу второго элемента И—НЕ, выход которого соединен с вторым входом четвертого элемента И-НЕ и третьим входом η бдо-^д ков связи с внешними устройствами, второй вход третьего элемента И—НЕ через шину синхронизации исполнителей соединен с третьими входами-выходами И блоков связи с внешними устройст- . вами, четвертые входы-выходы и блоков связи с внешними устройствами через шину синхронизации задатчика соединены с входом пятого элемента И—НЕ, выход которого подключен к третьему входу третьего элемента И—НЕ 20 и входу шестого элемента И—НЕ, выход которого соединен с четвертым входом

третьего элемента И—НЕ, шестые выходы η блоков связи с внешними устройствами соединены с третьим входом блока управления и третьим входом блока прерываний, шестой вход-выход первого блока связи с внешними устройствами соединен с первым выходом-входом интерфейсного блока, второй вход-выход которого подключен к выходу-входу процессора, вход интерфейсного блока соединен с выходом блока прерываний, а выход интерфейсного блока подключен к четвертому входу блока управ- ‘ ления, седьмой и восьмой выходы п блоков связи с внешними устройствами являются соответственно выходом приема данных и выходом выдачи данных системы.