SU1758647A1 - Устройство дл сопр жени двух процессоров через общую пам ть - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных машин. Цель изобретени  состоит в повышении оперативности обмена информацией путем обеспечени  возможности поочередного пословного обмена данными между общей пам тью и каждым из сопр гаемых с ней процессоров. Параллельное Изобретение относитс  к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных машин. Известно устройство, содержащее блок пам ти, мультиплексор, триггер, шинный формирователь. Недостатком указанного аналога  вл етс  ограниченные функциональные возможности , вызванные отсутствием средств двустороннего обмена информацией между оперативной пам тью и каждым из сопр гаемых с ней процессоров. обслуживание одновременных запросов на обмен данными существенно повышает оперативность обмена данными между процессорами и общей пам тью. При одновременном поступлении запросов на обмен информацией устройство предоставл ет общую пам ть каждому из процессоров на врем  передачи одного слова данных. После обмена одним словом данных между одним из процессоров и общей пам тью устройство с моментом перехода на вход устройства очередного тактового импульса обеспечивает возможность обмена одним словом данных между другим процессором и общей пам тью. С приходом очередного тактового импульса устройство переключаетс  на соседний процессор и так далее до момента передачи последних слов данных из массивов информации. Устройство содержит блок оперативной пам ти, первый и второй шинные формирователи, мультиплексор адреса, мультиплексор управлени , первый и второй триггеры, элемент НЕ, четыре элемента И, элемент ИЛИ. 1 ил. Из известных устройств наиболее близким к изобретению по технической сущности и достигаемому положительному эффекту  вл етс  устройство дл  сопр жени  двух процессоров через общую пам ть, содержащее блок оперативной пам ти, мультиплексор адреса, первый шинный формирователь, триггер, второй шинный формирователь, мультиплексор управлени  оперативной пам тью и элемент НЕ. причем первый и второй информационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и СП ел 00 о 4

Description

второго процессоров, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной пам ти, информационный вход-выход которого соединен с первым информационным входом- выходом первого шинного формировател , второй информационный вход-выход которого соединен с входом-выходом данных первого процессора устройства, выход триггера соединен с управл ющим входом мультиплексора адреса и с входом разрешени  первого шинного формировател , первый информационный вход-выход второго шинного формировател  соединен с информационным входом-выходом блока оперативной пам ти, второй информационный вход-выход второго шинного формировател  соединен с входом-выходом данных второго процессора устройства, выход запроса которого соединен с инверсным входом сброса триггера, инверсный вход установки которого соединен с выходом запроса от первого процессора устройства, выход управлени  чтением-записью от первого процессора которого соединен с управл ющим входом первого шинного формировател  и первым информационным входом первой группы мультиплексора управлени  оперативной пам тью, второй информационный вход первой группы которого соединен с выходом управлени  обменом от первого процессора устройства, выход управлени  чтением-записью от второго процессора устройства соединен с управл ющим входом второго шинного формировател  и первым информационным входом второй группы мультиплексора управлени  оперативной пам тью, второй информационный вход в горой группы которого соединен с выходом управлени  обменом от второго процессора устройства, первый информационный выход мультиплексора управлени  оперативной пам тью соединен с входом управлени  чтением-записью блока оперативной пам ти , вход управлени  обменом которого соединен с вторым информационным выходом мультиплексора управлени  оперативной пам тью, вход управлени  которого соединен с выходом триггера, входом подтверждени  запроса от первого процессора устройства и входом элемента НЕ, выход которого соединен с выходом разрешени  второго шинного формировател  и входом подтверждени  запроса второму процессору устройства.

Недостатком устройства-прототипа  вл етс  низка  оперативность обмена, котора  обусловлена следующим,

В устройстве-прототипе осуществл етс  двусторонний обмен информацией между общей пам тью и каждым из сопр гаемых с ней процессоров. Первый (второй) процессор, выставив запрос на доступ к общей пам ти и получив разрешение на обмен

данными, обеспечивает обмен массивом слов данных между общей пам тью и своей пам тью. При этом второй (первый) процессор , выставив запрос на доступ к общей пам ти, непроизводительно простаивает,

0 ожида  окончани  обмена данными между общей пам тью и первым процессором. Доступ к общей пам ти второй (первый) процессор получает только в момент обмена последним словом данных из массива пере5 даваемой информации между первым (вторым ) процессором. В этом случае снижаетс  оперативность обмена данными, т.к. врем  доступа процессора к общей пам ти будет равно сумме времен передачи всех слов

0 данных из массива передаваемой информации между другим процессором ч общей пам тью. В устройстве-прототипе отсутствуют технические средства, позвол ющие обеспечить очередное обслуживание двух

5 процессоров в режиме передачи одиночных слов данных между процессорами и общей пам тью, Невозможность быстрого доступа к общей пам ти существенно понижает оперативность обмена данными в многопро0 цессорных вычислительных системах.

В св зи с этим целью изобретени   вл етс  повышение оперативности обмена информацией .

Поставленна  цель достигаетс  тем, что

5 в устройство дл  сопр жени  двух процессоров через общую пам ть, содержащее блок оперативной пам ти, первый и второй шинные формирователи, мультиплексор адреса , мультиплексор управлени , первый

О триггер, элемент НЕ, причем первый и второй информационные входы мультиплексора адреса соединены соответственно с входами устройства дл  подключени  к шипам адреса первого и второго процессоров,

5 выход мультиплексора адреса соединен с адресным входом блока оперативной пам ти , информационный вход-выход которого соединен с первыми информационными входами-выходами первого и второго шинных

0 формирователей, вторые информационные входы-выходы которых  вл ютс  входами- выходами устройства дл  подключени  к шинам данных первого и второго процессоров , входы установки и сброса первого триг5 гера  вл ютс  входами устройства дл  подключени  соответственно к выходам запроса доступа первого и второго процессоров , первые управл ющие входы первого и второго шинных формирователей  вл ютс  входами устройства дл  подключени  соответственно к выходам чтени /записи первого и второго процессоров и соединены с первыми информационными входами мультиплексора управлени , вторые информационные сходы которого  вл ютс  входами устройства дл  подключени  к выходам управлени  обменом соответственно первого и второго процессоров, выход элемента НЕ соединен со вторым управл ющим входом второго шинного формировател  и  вл етс  выходом устройства дл  подключени  ко входу разрешени  доступа второго процессора, первый и второй выходы мультиплексора управлени  соединены соответственно со входами чтени /записи и обмена блока оперативной пам ти, дополнительно введены второй триггер, с первого по четвертый элементы И, элемент ИЛИ, причем первый и второй входы первого элемента И объединены соответственно со входами установки и сброса первого триггера, выход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И, второй вход второго элемента И  вл етс  синхровходом устройства, а выход - соединен со счетным входом второго триггера, выход которого соединен со вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход первого триггера соединен со вторым входом четвертого элемента И, выход которого соединен со вторым входом элемента ИЛИ 12, выход которого соединен с управл ющими входами мультиплексоров адреса и управлени , со входом элемента НЕ, со вторым управл ющим входом первого шинного формирова1ел  и  вл етс  выходом устройства дл  подключени  ко входу разрешени  доступа первого процессора.

Сущность изобретени  состоит в повышении оперативности обмена информацией путем обеспечени  возможности поочередного пословного обмена данными между общей пам тью и каждым из сопр гаемых с ней процессоров. Параллельное обслуживание одновременных запросов на обмен данными существенно повышает оперативность обмена данными между процессорами и общей пам тью. При одновременном поступлении запросов на обмен информацией устройство предоставл ет общую пам ть каждому из процессоров на врем  передачи одного слова данных. После обмена одним словом данных между одним из процессоров и общей пам тью устройство с моментом прихода на сход ус- тройстса очередного тактового импульса обеспечивает возможность обмена одним словом данных между другим процессором и общей пам тью. С приходом очередного

тактового импульса устройство переключаетс  на соседний процессор и так далее до момента передачи последних слов данных из массива информации. Таким образом, совмещенное обслуживание двух процессоров при доступе к общей пам ти существенно повышает оперативность обмена.

На чертеже представлена функциональ0 на  схема устройства.

Устройство дл  сопр жени  двух процессоров через общую пам ть содержит блок оперативной пам ти 1, первый 2, и второй 3 шинные формирователи, мульти5 плексор адреса 4, мультиплексор управлени  5, первый триггер 6, второй триггер 7, первый 8. второй 9, третий 10, четвертый 11 элементы И, элемент ИЛИ 12, элемент НЕ 13, входы 14 и 15 дл  подключени  к шинам

0 адреса, входы 16 и 17 дл  подключени  к выходам запроса, входы-выходы 18 и 19 дл  подключени  к шинам данных, входы 20 и 21 дл  подключени  к выходам чтени /записи , входы 22 и 23 дл  подключени  к вы5 ходам управлени  обменом, выходы 24 и 25 дл  подключени  ко входу разрешени  доступа соответственно первого 27 и второго 28 процессоров, синхровход 26 устройства, первый 27 и второй 28 процессоры.

0Первый и второй информационные входы мультиплексора 4 адреса соединены соответственно с входами 14 и 15 устройства дл  подключени  к шинам адреса первого 27 и второго 28 процессоров, выход мульти5 плексора 4 адреса соединен с адресным входом блока 1 оперативной пам ти, информационный вход-выход которого соединен с первыми информационными входами-выходами первого 2 и второго 3 шинных форми0 рователей, вторые информационные входы-выходы первого 2 и второго 3 шинных формирователей соединены с входами-выходами 18 и 19 устройства дл  подключени  к шинам данных соответственно первого 27

5 и второго 28 процессоров, входы установки и сброса первого триггера 6 соединены с входами 16 и 17 устройства дл  подключени  соответственно к выходам запроса доступа первого 27 и второго 28 процессоров,

0 первые управл ющие входы первого 2 и второго 3 шинных формирователей соединены соответственно с входами 20 и 21 устройства дл  подключени  к выходам чтени /записи первого 27 и второго 28 процессоров, а также

5 с первыми информационными входами мультиплексора 5 управлени , вторые информационные входы которого соединены соответственно с входами 22 и 23 устройства дл  подключени  к выходам управлени  обменом соответственно первого 27 и второго

28 процессоров, выход элемента НЕ 13 соединен со вторым управл ющим входом второго 3 шинного формировател  и входом 25 устройства дл  подключени  ко входу разрешени  доступа второго 28 процессора, первый и второй выходы мультиплексора 5 управлени  соединены соответственно с входами чтением-записью и обмена блока 1 оперативной пам ти, первый и второй входы первого элемента И 8 соединены соответственно со входами устройства и сброса первого триггера 6, выход первого элемента И 8 соединен с первыми входами второго 9, третьего 10 и четвертого 11 элементов И, синхровход 26 устройства соединен с вторым входом второго элемента 9, выход которого соединен со счетным входом второго триггера 7, выход которого соединен со вторым входом третьего элемента И 10, выход которого соединен с первым входом элемента ИЛИ 12, выход первого триггера 6 соединен со вторым входом четвертого элемента И 11. выход которого соединен со вторым входом элемента ИЛИ 12, выход которого соединен с управл ющими входами мультиплексора адреса 4 и управлени  5, со входом элемента НЕ 13, со вторым управл ющим входом первого шинного формировател  2 и входом 24 устройства дл  подключени  ко входу разрешени  доступа первого 27 процессора .

Назначение основных функциональных элементов устройства состоит в следующем .

Блок 1 оперативной пам ти предназначен дл  хранени  программ и данных многопроцессорной вычислительной машины

Шинные формирователи 2 и 3 служат дл  управлени  двунаправленной передачей данных между процессорами 27 и 28 и блока 1 оперативной пам ти.

Мультиплексор 4 адреса предназначен дл  коммутации кодов адреса, поступающих от процессоров устройства.

Мультиплексор 5 управлени  служит дл  коммутации управл ющих сигналов, обеспечивающих управление режимами работы блока 1 оперативной пам ти.

Триггер 6 предназначен дл  управлени  работой устройства в режиме одиночного доступа к оперативной пам ти.

Триггер 7 предназначен дл  формировани  управл ющих сигналов в режиме группового доступа.

Элементы И 8, И 9, И 10, И 11, элемент ИЛИ 12 и элемент НЕ 13 предназначены дл  формировани  управл ющих сигналов во всех режимах функционировани  устройства .

Работа устройства дл  сопр жени  двух процессоров через общую пам ть возможна в двух режимах: режим одиночного доступа к оперативной пам ти; режим группового

доступа к оперативной пам ти,

В исходном состо нии триггеры 6, 7 устройства наход тс  в нулевом состо нии. Цепи установки исходного состо ни  условно не показаны.

0 Работа устройства в режиме одиночного доступа к оперативной пам ти.

Работа устройства в этом режиме начинаетс  с момента выдачи одним из процессоров сигнала запроса доступа к

5 оперативной пам ти на вход 16 или 17 устройства . Процессор, обращающийс  к оперативной пам ти, формирует сигнал запроса доступа на входе 16 устройства, обеспечива  переключение триггера 6 в

0 единичное состо ние и разреша  прохождение адреса процессора 27 по входу 14 устройства через мультиплексор 4 адреса на адресный вход блока 1 оперативной пам ти Одновременно обеспечиваетс  включение в

5 работу первого шинного формировател  2 и коммутаци  мультиплексора 5 управлени . Следует отметить, что единичный и нулевой сигналы на выходе элемента ИЛИ 12 обеспечивают прохождение кода адреса через

0 мультиплексор 4 адреса соответственно от первого и второго процессоров. При поступлении с входов 16 и 17 устройства соответственно единичного и нулевого сигналов на входы элемента И 8 на выходе элемента И 8

5 формируетс  нулевой сигнал, поступающий на инверсный вход элемента И 11. Нулевой сигнал на инверсном входе элемента И 11 разрешает прохождение единичного сигнала с выхода триггера 6 через элемент И 11 и

0 элемент ИЛИ 12 на управл ющий вход мультиплексора 4 адреса.

Процессор 27, получив сигнал разрешени  доступа с выхода 24 устройства, формирует сигнал на входах 20, 22 устройства,

5 выбира  направление коммутации первого шинного формировател  2 и обеспечива  управление режимом работы блока 1 оперативной пам ти (записью или считыванием информации). Единичный сигнал на

0 управл ющем входе мультиплексора 5 управлени  обеспечивает прохождение управл ющих сигналов с выходов 20, 33 через мультиплексор 5 управлени  на входы чтени -записи и обмена блока 1 оперативной

5 пам ти. По завершении цикла работы с блоком 1 оперативной пам ти процессор 27 снимает сигнал со входа 16 запроса доступа к блоку 1 оперативной пам ти. Устройство готово к обслуживанию запросов от любого процессора.

При обращении к блоку 1 оперативной пам ти второго процессора 28 устройство функционирует аналогично. Триггер 6 пере- оодитс  в нулевое состо ние (или подтверждает нулевое состо ние). Нулевой сигнал на инверсном входе элемента И 11 обеспечивает прохождение нулевого сигнала с выхода триггера 6 через элементы И 11 и ИЛИ 12 на управл ющие входы мультиплексора 4 адреса и мультиплексора 5 управлени . При этом на выходе элемента НЕ 13 формируетс  единичный сигнал, который включает в работу шинный формирователь 3.

Работа устройства в режиме группового доступа к оперативной пам ти.

При одновременном поступлении сигналов запросов доступа на входах 16 и 17 устройства к блоку 1 оперативной пам ти на выходе элемента ИЛИ 12 поочередно формируютс  нулевые и единичные сигналы одновременно с поступлением на синхровход 26 устройства тактовых импульсов. На выходе элемента И 8 формируетс  единичный сигнал, запрещающий прохождение сигналов с выхода триггера 6 через элемент И 11 и разрешающий прохождение сигналов с выхода триггера 7 через элемент И 10, а также тактовых импульсов с синхровхода 26 устройства через элемент И 9 на счетный вход триггера 7. Состо ние триггера 7 определ ет очередность пословного обмена данными между процессорами. Изменение состо ни  триггера 7 происходит с очередным поступлением тактового импульса на синхровход 26 устройства. Настройка на работу мультиплексора 4 адреса, мультиплексора 5 управлени , шинных формирователей 2 и 3 осуществл етс  аналогично режиму одиночного доступа. Таким образом, обеспечиваетс  одновременный обмен данными двух процессоров с блоком 1 оперативной пам ти.

После передачи массива данных одним из процессоров устройство переходит в режим одиночного доступа к оперативной пам ти .

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  двух процессоров через общую пам ть, содержащее блок оперативной пам ти, первый и второй шинные формирователи, мультиплексор адреса , мультиплексор управлени , первый триггер, элемент НЕ, причем первый и второй информационные входы мультиплексора адреса соединены соответственно с входами устройства дл  подключени  к шинам адреса первого и второго процессоров,

   выход мультиплексора адреса соединен с адресным входом блока оперативной пам ти , информационный вход-выход которого соединен с первыми информационными

   входами-выходами первого и второго шинных формирователей, вторые информационные входы-выходы которых  вл ютс  входами-выходами устройства дл  подключени  к шинам данных первого и второго

   процессоров, входы установки и сброса первого триггера  вл ютс  входами устройства дл  подключени  соответственно к выходам запроса доступа первого и второго процессоров , первые управл ющие входы первого

   и второго шинных формирователей  вл ютс  входами устройства дл  подключени  соответственно к выходам чтени -записи первого и второго процессоров и соединены с первыми информационными входами

   мультиплексора управлени , вторые информационные входы которого  вл ютс  входами устройства дл  подключени  к выходам управлени  обменом соответственно первого и второго процессоров, выход элемента

   НЕ соединен с вторым управл ющим входом второго шинного формировател  и  вл етс  выходом устройства дл  подключени  к входу разрешени  доступа второго процессора, первый и второй выходы мультиплексорауправлени  соединены соответственно с входами чтени -записи и обмена блока оперативной пам ти, отличающеес  тем, что, с целью повышени  оперативности обмена информацией, в него введены второй триггер, с первого по четвертый элементы И, элемент ИЛИ, причем первый и второй входы первого элемента И объединены соответственно с входами установки и сброса первого триггера, выход первого элемента

   И соединен с первыми входами второго, третьего и четвертого элементов И, второй вход второго элемента И  вл етс  синхров- ходом устройства, а выход соединен со счет- ным входом второго триггера, выход

   которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, выход первого триггера соединен с вторым входом четвертого элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с управл ющими входами мультиплексоров адреса и управлени , с входом элемента НЕ с вторым управл ющим входом первого шинного

   формировател  и  вл етс  выходом устройства дл  подключени  к входу разрешени  доступа первого процессора.