SU1543410A1

SU1543410A1 - Устройство доступа к общей пам ти

Info

Publication number: SU1543410A1
Application number: SU874320147A
Authority: SU
Inventors: Дмитрий Вячеславович Горшков; Геннадий Вадимович Зеленко; Юрий Викторович Озеров; Виктор Васильевич Панов
Original assignee: Московский Институт Электронного Машиностроения
Priority date: 1987-10-21
Filing date: 1987-10-21
Publication date: 1990-02-15

Abstract

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в мультипроцессорных и многомикромашинных системах обработки данных и управлени технологическими процессами и оборудованием. Цель изобретени - повышение эффективности использовани общей пам ти за счет реализации приоритетного к ней обращени . Устройство содержит тактовый генератор 1, группу блоков доступа, содержащих группу элементов ИЛИ 2, группу дешифраторов 3, три первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7, первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов, содержащих третью и четвертую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13, приоритетный шифратор 14 и дешифратор запросов 15, блок общей пам ти 16. 1 ил.

Description

«-I

132021 П

L

первых группы входных шинных формирователей 4, 5 и 6, группу выходных шинных формирователей 7„ первую и вторую группы элементов И 8 и 9, группу блоков блокировки тактовых импульсов , содержащих третью и четвертую группы элементов И 10 и 11 и группу триггеров 12, блок арбитра, содержащий мультиплексор 13,приоритетный шифратор 14 и дешифратор запросов 15, блок общей пам ти 16. 1 ил.

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в мультипроцесор- ных и многомикромашинных системах об- работки данных и управлени технологическими процессами и оборудованием.

Цель изобретени - повышение эффективности использовани общей пам ти за счет реализации приоритетного к ней обращени .

На чертеже представлена блок-схема св зи устройства с общей пам тью.

Устройство содержит тактовый генератор 1, группу блоков доступа,сое- то щий из группы элементов ИЛИ 2, группы дешифраторов 3, трех групп входных шинных формирователей 4-6, группы выходных шинных формирователей 7 и двух групп элементов И 8 и 9, группу блоков блокировки тактовых импульсов , образованных третьей и четвертой группами элементов И JO и Л и группой D-триггеров J2, блок арбитра , выполненный на мультиплексоре 13 приоритетном шифраторе 14 и дешифраторе 15 запросов. На чертеже, кроме того, показан блок 16 общей пам ти, а также группа выходов 17 тактовых импульсов, группа входов 18 чтени устройства, группа адресных входов 19 устройства, группа входов 20 записи устройства, группа 21 информационных выходов устройства и группа 22 информационных входов устройства,

Устройство работает следующим образом .

Генератор 1 формирует последовательность импульсов, поступающих на группу выходов 17 тактовых импульсов устройства и служащих дл тактировани подключенных к устройству микропроцессоров или микроЭВМ.

В процессе функционировани 1-й микропроцессор или микроЭВМ обраща- етс к блоку 16 общей пам ти дл чтени или записи данных. При этом на i-м адресном входе 19 устройства ус5

0

5 0 5 0 5

0

5

танавливаетс адрес выбираемой чейки общей пам ти, поступающей на информационный вход дешифратора 3 1-го блока доступа. Поступление сигнала от 1-го микропроцессора или микроЭВМ на один из 1-х входов чтени 18-или записи 20 устройства вызывает по вление сигнала на выходе элемента ИЛИ 2 и входе управлени дешифратора 3 1-го блока доступа. В результате на выходе дешифратора 3 1-го блока доступа формируетс сигнал запроса доступа к общей пам ти, поступающий на информационный вход D-триггера 12 1-го блока блокировки тактовых импульсов и на 1-е информационные входы мультиплексора 13 и приоритетного шифратора 14 блока арбитра.

При по влении сигнала запроса доступа к общей пам ти на i-м информационном входе приоритетного шифратора 14 на его выходе формируетс код, соответствующий номеру 1-го информационного входа и поступающий на вход адреса мультиплексора 13, и информационный вход дешифратора 15. Одновременно на инверсном выходе переноса приоритетного шифратора 14 формируетс сигнал, поступающий на входы управлени дешифратора 15 и мультиплексора 13. В результате этого сигнал запроса доступа к общей пам ти с 1-го информационного входа мультиплексора 13 проходит на его выход и поступает на вход синхронизации приоритетного шифратора 14. Это вызывает фиксацию состо ни приоритетного шифратора 14, которое остаетс неизменным независимо от изменени сигналов на его информационных входах в течение всего времени действи сигнала на входе синхронизации. Код, формируемый на выходе приоритетного шифратора, одновременно с сигналом на входе управлени дешифратора 15 вызывает по вление сигнала разрешени доступа к общей пам ти на его i-м выходе.

515

Если к блоку общей пам ти 16 одновременно обращаютс несколько микропроцессоров или микроЭВ, то сигналы

запроса доступа к общей пам ти уста-

навливаютс одновременно на нескольких информационных входах мультиплексора 13 и приоритетного шифратора 14. В этом случае описанные выше действи повтор ютс с учетом ,того, что на выходе приоритетного шифратора 14 формируетс код, соответствующий номеру информационного входа с наивысшим приоритетом, на котором поддерживаетс сигнал запроса доступа к общей пам ти. При этом сигнал разрешени доступа к общей пам ти формируетс только на одном из выходов дешифратора 15, соответствующем коду на выходе приоритетного шифратора 14.

Наличие сигнала запроса доступа к общей пам ти на информационном входе D-триггера 12 j-ro блока блокировки тактовых импульсов вызывает его установку по спаду сигнала на выходе так- тового генератора 1. В результате сигнал с инверсного выхода D-триггера 12 j-ro блока блокировки тактовых импульсов блокирует дальнейшее прохождение сигналов на j-й выход тактовых импульсов 17 устройства при условии, что доступ к общей пам ти разрешен j-му блоку доступа. При этом работа j-ro микропроцессора или микроЭВМ блокируетс с сохранением состо ни всех его выходных сигналов.

Формирование сигнала разрешени доступа к общей пам ти на i-м выходе дешифратора 15, поступающего на вход управлени входного шинного Аормиро- вател 4 1-го блока Доступа, вызывает прохождение сигналов с 1-го адресного входа 19 устройства на адресный вход 1 блока 16 общей пам ти. Одновременно в зависимости от наличи или отсутстви сигнала на i-м входе записи устройства формируетс соответствующий сигнал на выходе входного шинного формировател 5 1-го блока доступа , поступающий на вход записи- чтени блока 16 общей пам ти. Сигнал разрешени доступа к обшей пам ти с i-го выхода дешифратора J5 поступает также на вторые входы 8 и 9 элементов И 1-го блока доступа и в зависи- мости от наличи сигнала на 1-х входах чтени 18 или записи 20 устройства обеспечивает соответственно прохождение сигналов с информационного

106

входа-выхода блока 16 общей пам ти через выходной шинный формирователь 7 1-го блока доступа на i-й информационный выход 21 устройства или в обратном направлении с 1-го информационного входа 22 устройства через входной шинный формирователь 6 1-го блока доступа на информационный вход выход блока общей пам ти 16.

При сн тии сигнала разрешени доступа к общей пам ти на i-м выходе дешифратора 15 и отсутствии сигнала, поступающего с выхода тактового генератора 1 на инверсный вход элемента И j-ro блока блокировки тактовых импульсов , на выходе последнего формируетс сигнал, возвращающий по входу сброса D-триггер j-ro блока блокировки тактовых импульсов в исходное состо ние . В результате этого возобновл етс прохождение сигналов с выхода тактового генератора 1 через элемент И 11 j-ro блока блокировки тактовых импульсов на j-й выход тактовых импульсов 17 устройства, благодар чему обеспечиваетс обмен j-ro микропроцессора или микроЭВМ с общей пам тью . i

В случае обращени к общей пам ти единственного микропроцессора или микроЭВМ блокировани тактовых импульсов вообще не происходит и непроизводительные простои микропроцессора или микроЭВМ отсутствуют.

Claims

Формула изобретени

Устройство доступа к общей пам ти , содержащее тактовый генератор, группу дешифраторов, две группы элементов И, группу выходных шинных (Ьор- мирователей и три группы входных шинных формирователей, причем информационные выходы группы устройства соединены с выходами выходных шинных формирователей группы, входы управлени которых соединены с выходами элементов И первой группы, адресные входы группы устройства соединены с информационными входами дешифраторов группы и входами шинных формирователей первой группы, входы чтени группы устройства соединены с первыми входами элементов И первой группы, группа входов записи устройства соединена с первыми входами элементов И второй группы и входами входных шинных формирователей второй rpynnbis информационные входы группы записываемых данных устройства соединены с входами входных шинных формировате- лей третьей группы, выходы которой соединены с входами выходных шинных формирователей группы к вл ютс группой информационных входов-выходов устройства, адресные выходы труп- пы устройства соединены с выходами входных шинных Формирователей первой группы, выходы записи-чтени группы устройства соединены с выходами входных шинных формирователей второй группы, отличающеес тем, что, с целью повышени эффективности использовани общей пам ти за счет реализации приоритетного обращени к общей пам ти, в него введены группа элементов ИЛИ, группа блоков блокировки тактовых импульсов, содержащие третью и четвертую группы элементов И и группу триггеров, блок арбитра , содержащий мультиплексор,приоритетный шифратор и дешифратор запросов , причем выход тактового генератора соединен с инверсным входом элемента И третьей группы, с первым входом элемента И четвертой группы и входом стробировани триггера группы каждого блока блокировки тактового импульса, выходы элементов И четвер

5 0

0

5

той группы соединены с выходами тактовых импульсов группы устройства, первые входы элементов ИЛИ группы соединены с входами записи группы устройства, а вторые входы - с входами чтени группы устройства, выход элементов ИЛИ группы соединен с входом управлени дешифратора группы, выход которого соединен с входом данных триггера группы, инверсный выход которого соединен с вторым входом элемента И четвертой группы, а вход установки в О - с выходом элемента И третьей группы, пр мой вход которого соединен с соответствующим разр дом дешифратора запроса, вторыми входами элементов И первой и второй групп, входами управлени входных шинных формирователей первой и второй групп, выходы дешифраторов группы соединены с соответствующими разр дами информационных входов мультиплексора и приоритетного шифратора, вход синхронизации которого соединен с выходом мультиплексора, вход адреса которого соединен с выходом приоритетного шифратора и информационным входом дешифратора запросов, вход управлени которого соединен с инверсным выходом переполнени приоритетного шифратора и управл ющим -входом мультиплексора .