SU1575193A2 - Устройство дл сопр жени двух магистралей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что устройство дл  сопр жени  двух магистралей содержит блок 1 пам ти, первой и второй коммутаторы 2 и 3 магистралей, первый и второй регистры 4, 5 адреса, блок 6 коммутаторов, содержащий первый и второй дешифраторы 7, 8 зоны, генератор 9 импульсов, первый и второй триггеры 10 и 11, первую и вторую группы 12 и 13 элементов И, с первого по шестой 14-19 элементы И и элемент НЕ 20, шины чтени  21, и записи 22 первой магистрали, шины чтени  23 и записи 24 второй магистрали, информационно-адресные шины 25, 26 первой и второй магистралей, шины 27, 28 управлени  обменом, шины 29, 30 ответа первой и второй магистралей. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах.

Целью изобретени   вл етс  увеличение быстродействи .

На чертеже представлена функциональна  схема предлагаемого устройства дл  сопр жени  двух магистралей.

Устройство дл  сопр жени  двух магистралей (фиг.1) содержит блок 1 пам ти, коммутаторы 2 и 3 магистралей , регистры 4 и 5 адреса, блок 6 коммутаторов, содержащий дешифраторы 7 и 8 зоны, генератор 9 импульсов триггеры 10 и 11, группы 12 и 13 элементов И, элементы И 14-19, элемент НЕ 209 шины чтени  21 и запищи 22 первой магистрали, шины чте- JHHH 23 и записи 24 второй магистрали информационно-адресные шины 25 и 26 соответственно первой и второй маги- стралей, шины 27 и 28 управлени  обменом , шины 29 и 30 ответа первой и второй магистралей.

Устройство дл  сопр жени  двух магистралей работает следующим образом . .

Во врем  Функционировани  обоих внешних устройств (процессоров) в регистры 4 и 5 адреса занос тс  коды адресов по фронтам импульсов Обмен на шинах 27 или 28 с каждым по влением в информационно-адресных магистрал х адресных коцов. Старшие адресные разр ды с выходов регистра 4 (5) адреса поступают на входы дешифратора 7(8) зоны. Один из выходов дешифратора 7(8) зоны, определ ющей номер банка в блоке 1 пам ти, отведенный данному внешнему устройству, подключен к информационному входу триггера 10(11). При этом на выходе дешифратора 7(8) зоны будет удерживатьс  единичный сигнал до тех пор, пока на шине 27(28) управлени  обменом присутствует

единица

Срабатывание триггера 10 происходит по фронту импульса с выхода генератора 9 импульсов. С выхода триггера 10 единица поступает на вход сброса триггера 11, блокиру  срабаты- вание триггера 11 по входу синхронизации до тех пор, пока присутствует сигнал с выхода дешифратора 7.

Частота генератора 9 импульсов устанавливаетс  такой, чтобы ее полу- период был в несколько раз больше

5

0

5

0

5

0

5

0

5

длительности переходных процессов при переключении устройства.

Единица с выхода триггера 10 поступает на первую группу входов группы 12 элементов И и элементов И 14-16, разреша  прохождение через них соответственно адресных разр дов с выхода регистра адреса 4,, сигналов чтени  или записи с шин 21 или 22 и сигнала ответа с выхода блока 1 паг м ти на шину 29. Коммутатор 2 магистрали срабатывает при наличии сигнала выбора с выхода триггера 10 и сигналов Чтение или Запись , определ ющих направление передачи данных. При наличии сигнала чтени  на шине 21 данные передаютс  из блока 1 пам ти вдвухнаправленную информационно- адресную магистраль 25. При наличии сигнала записи на шине 25 информаци  передаетс  из магистрали 25 в блок 1 пам ти.

Адрес в блок 1 пам ти поступает с выхода группы 12 элементов И, а управление режимами Запись и Чтение происходит под управлением сигналов , поступающих с шин 22 или 21 через элементы И 15 или 14 соответственно .

После считывани  или записи данных первым процессором, т.е. после выставлени  блоком 1 пам ти сигнала ответа, поступающих через элемент И 16 на шину 29 s процессор снимает сигнал управлени  обменом. При этом, с выхода дешифратора 7 снимаетс  сигнал единица и по фронту импульса с выхода генератора 9 импульсов происходит срабатывание триггера 10, на выходе которого устанавливаетс 

уровень нул . I

Нуль г выхода триггера 10 блокирует прохождение сигналов Запись и Чтение с шин 22 и 21 первой магистрали на выход элементов И 15 и 14jCHr- нала ответа с блока 1 пам ти на шину 29 через элемент И 16, а также блокирует коммутатор 2 магистрали. Одновременно нуль с выхода триггера 10 поступает на вход сброса тригг гера 11, разреша  его срабатывание . по входу синхронизации. При этом, если уже было обращение второго процессора к блоку 1 пам ти, то в ре- гистр 5 адреса занесен адрес, совпа- дающий с зоной адресов блока 1 пам ти, отведенной дл  второго процессора. Тогда на выходе дешифратора 8 зоны

5

находитс  уровень единицы. По

фронту импульса с выхода элемента

НЕ 20 срабатывает триггер 11 и на

вход оброса триггера 10 поступает

сигнал блокирующего сброса, запреща 

срабатывание триггера 10 по синхровходу .

Далее работа устройства происходит аналогично, как и при работе с первым процессором. При этом единица с выхода триггера 11 поступает на первую группу входов элементов И 13,17,18 и 19, разреша  прохождение через них соответственно адрес- ных разр дов с регистра 5 адреса на адресные входы блока 1 пам ти, сигналов Чтение с шины 23 или Запись с шины 24 на входы блока 1 пам ти и сигнала ответа с выхода бло ка 1 пам ти на шину 30. Коммутатор 3 магистрали производит передачу данных из блока 1 пам ти на шину 26 при наличии сигнала Чтение или в блок 1 пам ти при наличии сигнала Запись.

Если в это врем  происходит запрос обращени  к блоку 1 ,пам ти от

,

1575193

первого процессора, то срабатывание триггера 10 не произойдет до тех пор, пока не будет сн т сигнал управ- .. лени  обменом с шины 28.

, После по влени  сигнала ответа от блока 1 пам ти на шине 30 и сн ти  сигнала управлени  обменом с шины 28 возможно новое обращение к блоку 1 пам ти.

Одновременное срабатывание триггера 10 и 11 исключено, так как на их синхровходах сигналы от генератора 9 инверсии, т.е. приоритет при одновременном обращении обоих внешних устройств случаен.

Claims (1)

1. Формула изобретени 

   Устройство -дл  сопр жени  двух магистралей по авт.св. № 1283781, отличающеес  тем, что, с целью увеличени  быстродействи , входы управлени  обменом первой и второй магистралей соединены соответственно с входами стробировани  первого и второго дешифраторов зоны.