SU1283781A1

SU1283781A1 - Устройство дл сопр жени двух магистралей

Info

Publication number: SU1283781A1
Application number: SU853924425A
Authority: SU
Inventors: Юрий Тимофеевич Криворучко; Анатолий Павлович Корнуков; Вил Емельянович Бандура
Original assignee: Предприятие П/Я В-2749
Priority date: 1985-06-27
Filing date: 1985-06-27
Publication date: 1987-01-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в многомашинных и многопроцессорных вычислительных системах. Целью изобретени вл етс повьппение скорости обмена информацией . Цель достигаетс тем, что в устройство, содержащее два,триггера , генератор импульсов, элемент НЕ, дешифратор зоны, блок пам ти, два элемента И и два регистра адреса , введены два коммутатора магистрали , две группы элементов И, второй дешифратор зоны и четыре элемента И. 2 ил.

Description

Ш

1

Изобретение относитс к вычис- ли те.пьной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах , .

Цель изобретени - повышение скорости обмена информацией устройства .

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - временные диаграммы управл ющих сигналов дг случа организации магистралей согласно ОСТ 11.305.903-80.

Устройство содержит блок 1 пам ти , коммутаторы 2 и 3 магистралей, регистры 4 и 5 адреса, блок 6 коммутаторов , состо щих из дерифрато- ров 7 и 8 зоны, генератора 9 импульсов , триггеров 10 и 11, элементов И 12 и 13 первой и второй групп, первого 14, третьего 15, п того 16 второго 17, четвертого 18 и шестого 19 элементов И и элемента НЕ 20. На чертеже показаны шины 21, 22 и 23, 24 чтени и записи первой и втрой магистралей, информационно-адресные шины 25 и 26, шины 27 и 28 управлени обменом и шины 29 и 30 ответа первой и второй магистралей

Устройство работает следующим образом.

Во врем функционировани обоих внешних устройств (процессоров в регистры 4 и 5 занос тс коды адресов по фронтам импульсов Обмен н

шинах 27 и 28 с каждым по влением в магистрал х адресных кодов. При по влении адреса, совпадающего с зоной адресов блока 1 пам ти, например , в регистре 4, деигафратор 7 выдает сигнал, который удерживаетс на входе триггера 10 до тех пор, пока не изменитс содержимое регистра 4, Срабатывание триггера 10 происходит по фронту импульса, поступающего с выхода генератора 9. При срабатывании триггера 10 на вход сброса триггера 11 с выхода триггера 10 поступает сигнал блокирующего сброса при наличии которого триггер 11 не может срабатывать по синхровходу.

Блокировка триггера 11 поддерживаетс до тех пор, пока присутствует сигнал с дешифратора 7. После сн ти этого сигнала триггер 10 очередным управл ющим фронтом импульса с генератора 9 сбрасываетс и блокировка Триггера 11 снимаетс . Частота генертора 9 устанавливаетс такой, чтобы

83781 . 2

ее полупериод бьш в несколько раз больнге длительности переходных процессов при переключении устройства, т.е. чтобы не возникла критическа

5 ситуаци во врем переходных процессов в момент переключени . Одновременно срабатывание триггеров 10 и ii исктючено, так как на их синхровхо- дах сигналы от генератора 9 инверс10 ны. Таким образом, приоритет при одновременном обращении внешних устройств случайный.

В момент срабатывани триггера 10 открываетс коммутатор 2. При этом

15 направление передачи коммутатора 2 определ етс наличием одного из внешних сигналов Чтение или Запись. Эти внешние импульсы управл ют режимом работы блока 1, т.е. в двуна20 правленной магистрали либо по вл етс слово дл записи в блок 1, либо слово читаетс из блока 1 и поступает на магистраль.

t

Адрес в блок 1 поступает через элементы 12(13) из регистра 4(5). Например, при включении триггера.10 адрес в блок 1 поступает через элементы И 12, а управл ющие сигналы, определ ющие режим работы блока 1

(Чтение или Запись), через элементы И 14 или 15. Элемент И 16 управл ет поступлением на шину 29 первой магистрали сигнала синхронизации из пам ти (Ответ), который не35 сет информацию об окончании обращени к пам ти. Во вторую магистраль, обраш.ение которой блокирова но, сигнал Ответ не поступает и обмен с пам тью 1 задерживаетс до оконча40 ни обращени устройства первой магистрали .

25

Claims

Формула изобретени

45 Устройство дл сопр жени двух магистралей, содержащее блок пам ти, первый и второй регистры адреса, информационные входы которых соединены соответственно с адресно-инфор50 мационными шинами первой и второй магистралей, первый и второй триггеры , генератор тактовых импульсов, выход которого соединен с синхровхо- дом первого триггера и через элемент

55 НЕ с синхровходом второго триггера, вход сброса и выход которого подключены соответственно к выходу и входу сброса первого триггера, информационным входом соединенного с выходом дешифрлтора зоны, два элемента И, управл ютие входы которых соединены соответственно с выходами первого и второго триггеров, отличающеес тем, что, с целью повышени скорости обмена информацией , в него введены два коммутатора магистрали, две группы элементов И, второй дешифратор зоны и четыре элемента И, причем выход второго дешифратора зоны соединен с информационным входом второго триггера, входы первого и второго дешифраторо зоны подключены соответственно к выходам первого и второго регистров адреса и информационным входам элементов И первой и второй групп, выходы которых соединены с группой адресных входов блока пам ти, группа информационных: входов - выходов которого соединена с первыми группами информапионных входов-выходов первого и второго KOMNfyTaTopOB магистрали , вторые группы информационных входов-выходов которых подключены соответственно к адресно- информационным минам первой и второй магистралей, а разрепшющие входы - к выходам первого и второго триггеров и управл ющим входам элементов

.5

to

8378 4

И первой и второй групп, выходы первого и второго элементов И соединены с входом чтени блока пам ти, а информационные входы первого и второго элементов И - с тинами чтени первой и второй магистралей и первыми входами направлени обмена первого и второго коммутаторов магистрали , выходы третьего и четвертого элементов И соединены с входом записи блока пам ти, а информационные входы - с шинами записи первой и второй магистралей и вторыми входами направлени обмена первого и второго коьтмутаторов магистрали, cинxpoнизиpyюD ий выход блока пам ти подключен к информационным входам п того и DiecToro элементов И, выхо- ды которых соединены с шинами ответа первой и второй магистралей, управл н цие входы элементов И первой группы и третьего и п того элементов И соединены с выходом первого триггера, управл ющие входы эле- S ментов И ВТОРОЙ группы и четвертог и шестого элементов И соединены с выходом второго триггера, синхровхо- ды первого и второго регистров адреса соединены с тинами управлени 30 обменом первой и второй магистралей.

15

20

fPU2.2.