SU1167615A1 - Устройство дл обмена данными между процессором и периферийными устройствами - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕВДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙ- . НЫМИ УСТРОЙСТВАМИ, содержащее генератор синхроимпульсов, пам ть команд , адресньй выход процессора соединён с адресным входом пам ти команд , информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизации процессора , о тличающее с  тем,, что, с целью упрощени  устройства за счет сокращени  линий св зи, введены пам ть данных,таймер,буферный регистр , элемент ИЛИ,два элемента НЕ,элемент , два элемента И-НЕ, причем выход буферного регистра  вл етс  адресным выходом устройства , информационные входы - выходы пам ти данных и таймера соединены с информационной шиной процессора , выход первого элемента НЕ  вл етс  выходом записи устройства , вход первого элемента НЕ соединен с входом записи таймера, входом разрешени  записи пам ти данных и с выходом управлени  записью процессора, выход управлени  чтением которого соединен с входом чтени  таймера, адресные входы которого соединены с соответствующими разр дами адресной шины процессора, адресные входы буферного регистра и пам ти данных соединены с адресной шиной процессора , вход выборки пам ти данных соединен с выходом первого элемента И-НЕ, первый вход которого сое (Л динен с первым входом элемента ИЛИ и с соответствующим разр дом адресной шины процессора, другой разр д адресной шины которого соединен с вторым входом элемента ИЛИ и с первым входом второго элемента И-НЕ, второй вход которого, второй вход первого элемента И-НЕ, вход выборки пам ти команд и вход Э5 второго элемента НЕ соединены с соответствующим разр дом адресной Oi шины процессора, первый и второй входы элемента ИЛИ-НЕ соединены с СП выходами элементов НЕ и ИЛИ соответственно , а выход - с установочными входами буферного регистра, вы ход второго элемента И-НЕ соединен с входом выборки таймера, синхровход которого соединен с вторым выходом генератора синхроимпульсов.

Description

Изобретение относитс  к вычисли тельной и измерительной технике и может быть использовано при построении устройств управлени  вычислительных или контрольно-измерительных микропроцессорных систем Известен управл ющий компьютер, содержащий центральный процессор и устройства обработки данных, каж дое из которых содержит блок управ Ленин, селектоР адреса, селектор состо ний, селектор номера перехода , селектор номера переменной, пам ть программ, пам ть данных, де шифратор , перепрограммируемую пам ть. Этот компьютер обеспечивает управление независимо от изменени  значений адресных параме ров l . Однако устройство имеет большой объем аппаратурных затрат при его реализации. Известен также блок управлени  внешними устройствами микропроцессора , управление в котором осущест вл етс  по информационным, адресным и управл ющим шинам с применением соответствующих дешифраторов. По меньшей мере часть адресных шин в зтом блоке разделена на шины адресации и шины управлени  в зависимости от числа внешних устройств 2J . Такое построение блока управлени  оправдано при небольших объема пам ти команд и ограниченном количестве внешних устройств. С ростом объема пам ти команд и увеличением числа подключаемых внешних устройс применение подобного блока управле ни  требует дополнительных затрат, например установки дешифраторов, разделени  Шин адреса на адресные и управл ющие.. Наиболее близким к предлагаемому по технической сущности  вл етс  устройство, содержащее генерато синхроимпульсов, выход Синхро ко торого соединен с входом Синхро системного контролера, а шина временной синхронизации соединена с соответствующей шиной микропроцессора , выхода .управлени  которого соединены по шине управлени  с вхо даь1и управлени  системного контролера , первые двунаправленные входы выходы которого соединены через шину данных с двунаправленными входами-выходами данных микропроцессора , а вторые двунаправленные входы-выхода - с информационной шиной устройства, адресные выходы микропроцессора подключены через шину адреса устройства к адресным входам пам ти команд, информационные выходы которой подключены к информационной шине. Устройство также содержит шесть элементов НЕ, три двухвходовых элемента И-НЕ, один двухвходовый элемент И и один шестивходовый элемент И, триггер, два дешифратора, два селектора-переключател  и четыре порта ввода-вывода з. Одним из недостатков известного устройства  вл етс  то, что св зь с периферийньш оборудованием осуществл етс  через отдельные порты ввода-вывода. Это приводит к тому, что к контролеру подводитс  большое количество информационных линий , что делает его применение крайне неудобньм. К тому же, протокол обмена между центральным процессором и портами ввода-вывода получаетс  довольно сложным, так как ипам ть команд и порты ввода-вьгоода управл ютс  посредством одних.и тех же адресных шин, а у пам ти команд отсутствует вход выбора кристалла . При организации системы прерывани  в приведенном устройстве возрастает количество примен емого оборудовани  и количество линий св зи с внешними устройствами. Цель изобретени  - упрощение устройства путем сокращени  количества линий св зи между устройством управлени  и клавиатурой. Указанна  цель достигаетс  тем, что в устройство, содержащее генератор синхроимпульсов, микропроцессор , системный контролер, пам ть команд, адресный выход процессора соединен с адресным входом пам ти команд, информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизации процессора, введены пам ть данных, таймер, буферный элемент ИЛИ, два элемента НЕ, элемента ШШ-НЕ, два эле мен та-И-НЕ, причем выход буферного регистра  вл етс  адресньм выходом устройства , информационные входы-выходы па м ти данных и таймера соединены с информационной.шиной процессора, в ход первого элемента НЕ  вл етс  в ходом записи устройства, вход первого элемента НЕ соединен с входом записи таймера, входом разрешени  1 записи пам ти данных и с выходом управлени  записью процессора, выход управлени  чтением которого со динен с входом чтени  таймер а, адресн входы которого соединены с соответст вующими разр дами адресной шины пр цессора, адресные входы буферного регистра и пам ти данных соединены с адресной шиной процессора, вход выборки пам ти данных соединен с выходом первого элемента И-НЕ, пер вый вход которого соединен с первым входом элемента ИЛИ и с соотве ствующим разр дом адресной шины процессора, соответствукиций разр д адресной шины которого соединен с вторым входом элемента ИЛИ и с первым входом второго злемента И-НЕ, второй вход которого, вто рой вход первого элемента И-НЕ, вход выборки пам ти команд и вход второго элемента НЕ соединены с соответствующим разр дом адресной шины процессора, первый и второй входы элемента ШШ-НЕ соединены с выходами элементов НЕ и ИЛИ соответственно , а выход - с установочным входом буферного регистра, выход второго элемента И-НЕ соединен с входом выборки таймера, синх ровход которого соединен с вторым выходом генератора-синхроимпульсов На фиг. 1 и фиг. 2 изображена структурна  схема устройства; на фиг. 3 - пример организации соединени  данного устройства с устройством ввода информации с клавиатуры; на фиг. 4 - блок-схема алгорит ма программы ввода информации с клавиатуры. Устройство содержит (фиг. 1 и фиг. 2) генератор 1 синхроимпульсо шину 2 временной синхронизации, микропроцессор 3, адресную шину 4, шину 5 управлени , шину 6 данных, системный контролер 7, информационную шину 8, элемент ИЛИ 9, второй элемент НЕ 10, элемент ИПИ-НЕ пам ть 12 команд, первый элемент И-НЕ 13, пам ть 14 данных, второй элемент И-НЕ 15, буферный регистр 16, таймер 17, первый элемент НЕ 18, адресный выход 19, выход 20 Запись , вход 21 запроса прерывани . Микропроцессор 3 в совокупности с контролером 7 образуют процессор. Устройство ввода информации с клавиатуры содержит (фиг.З) буферный регистр 22 клавиатуры, третий элемент И-НЕ 23, третий элемент НЕ 24, четвертый элемент И-НЕ 25, буферную пам ть 26 клавиатуры, клавиатуру 27.1-27.N, многовходовой элемент И-НЕ 28, четвертый элемент НЕ 29, трехстабильньм элемент НЕ 30. Устройство работает следующим образом. В исходньш момент времени от устройства начальной установки на вход Сброс (не показано) генератора 1 синхроимпульсов подаетс  сигнал нулевого потенциала сброса микропроцессорной системы. Генератор 1 синхроимпульсов по шине 2 временной синхронизации устанавливает счетчик команд микропроцессора 3 в нулевое состо ние. После установлени  на входе Сброс генератора 1 синхроимпульсов сигнала единичного потенциала под действием синхроимпульсов , поступающих по шине 2 временной синхронизации от генератора 1 синхроимпульсов, начинаетс  приращение содержимого счетчика команд микропроцессора 3 после выполнени  каждой команды на единицу. При этом в начале каждого машинного цикла микропроцессор 3 вырабатывает Слово состо ни , которое выдаетс  на шину 6 данных и синхросигнал Синхро, который по шине 2 временной синхронизации поступает в генератор 1 синхроимпульсов. По этому сигналу и по синхроимпульсу фазы Ф1, вырабатьшаемому внутри генератора-1 синхроимпульсов, на первом выходе Синхро последнего устанавливаетс  сигнал нулевого уровн , длительность которого равна длительности синхроимпульса фазы Ф1 и оторый поступает на. вход синхронизации системного контролера 7. Таким образом, по шине 6 данных под действием сигнала Синхро, вырабатываемого генератором 1 синхро- . импульсов, и сигналов на шине 5 управлени , вырабатываемых микропроцессором 3, информаци  записываетс  либо во внутренний регистр (если микропроцессор выдает Слово состо ни ) 5 системного контролера 7, либо поступает от микропроцессора 3 по шине 6 данных через системный контролер 7 на информационную шину 8 у ройства, либо тем же путем с инфор мационной шины 8 устройства поступает в микропроцессор 3 (если осуществл е1с  запись информации в ми ропроцессор 3). Состо ние счетчика команд выдаетс из микропроцессора 3 через адресны выходы на адресную шину 4 устройст ва (АВО.,.АВ14). Обращение микропроцессора 3 ко всем другим устройствам и, в част , ности, к клавиатуре осуществл етс  как к  чейкам пам ти, поэтому дл  управлени  периферийным оборудованием используютс  управл ющие выхо ды системного контролера 7 Чтение пам ти и Запись в пам ть. Дл  разделени  при адресации пам ти 12 команд и остального оборудовани  и используетс  разр д АВ14 адресной шины 4 устройства. При установке на адресной шине устройства адреса, в котором разр д АВ14 равен нулю, микропроцессор 3 при считывании записывает очередную команду из пам ти 12 команд , так как нулевой потенциал в разр де АВ14 шины 4 поступает на вход выборки пам ти 12 команд и тем самым подключает ее к информационной шине 8 устройства, на которую выдаетс  содержимое  чейки 12 пам ти команд, определенное кодовой комбинацией на адресных разр дах АВО...АВ13 шины 4 адреса устройств Пам ть 14 данных используетс  дл  хранени  промежуточных результатов и данных и представл ет собой оперативное запоминающее устройство с произвольной выборкой информации. При записи информации в пам ть 14 данных микропроцессор 3 выставл ет на шине 4 устройства код адреса, у которого разр д АВ14 установлен в единицу (это необходимо дл  того, чтобы пам ть 12 команд в это врем  была в режиме.Не выбрано), и разр д АВ10 также установлен в еди ницу. В этом случае на выходе перв го элемента И-НЕ 13 установлен нулевой потенциал, который, поступа  на вход выборки, устанавливает пам ть 14 данных в режим Выбрано. Микропроцессор 3 выставл ет на ши156 ну 6 данных информацию, подлежащую записи в пам ть 12 команд, котора  через системньй контролер 7. поступает на информационную шину 8 устройства и по сигналу Запись в пам ть , поступающему с соответствующего выхода системного контролера 7 на вход Разрешение записи пам ти 14 данных, записываетс  в  чейку пам ти 14 данных, определ емую кодовой комбинацией на адресной шине 4 устройства. Таймер 17 предназначен дл  отсчета временных интервалов, необходимых дл  предотвращени  многократного срабатывани  устройства от одного нажати  на клавишу. Обмен информацией между микропроцессором 3 и программируемым таймером 17 осуществл етс  через системный контролер 7 по информационной шине 8 устройства под воздействием сигналов, поступающих на входы Чтение и Запись таймера 17 соответственно с выходов Чтение пам ти и Запись в пам ть системного контролера 7. При этом разр дами АВ8 и АВ9 адресной шины 4 устройства опреде- л етс  внутренний регистр, участвующий в обмене информацией, а разр ды АВ14 и АВ11 должны быть устанбвлены в единицу, так как только в этом случае на выходе второго элемента И-НЕ 15 будет установлен нулевой потенциал, который, поступа  на вход выборки таймера 17, устанавливает последний в режим Выбрано. Тактирование таймера 17 осуществл етс  по входу синхронизации (С) синхроимпульсами фазы Ф2 с уровнем ТТЛ-схем, поступающим с второго выхода генератора 1 синхроимпульсов. Обмен.информацией с периферийным оборудованием осуществл етс  по информационной шине 8 устройства под управлением сигнала 20 Запись, по вл ющегос  на -выходе первого элемента НЕ 18 при записи информации из микропроцессора 3 через системный контролер 7 по информационной шине 8 устройства в периферийное оборудование , а также под управлением сигналов на адресном выходе 19 устройства ,  вл ющихс  выходными сигналами буферной адресной пам ти 16, входы которого подключены к адресной шине 4 устройства. Особенность ра7 . . боты буферной адресной пам ти 16 заключаетс  в том, что когда происходит обмен лнформацией между микропроцессором 3 и одним из внут ренних блоков устройства (памйть 1 команд, пам ть 14 данных или таймер 17), на выходах устанавливаютс  нулевые потенциалы. При этом ни одно из периферийньи устройств к и формационной шине 8 .устройства не подключаетс . Это достигаетс  тем, что при установке нулевого потенци . ла в разр де АВ1Л или единичного потенциала хот  бы на одном из разр дов АВ10 и АВ 11шины 4 адреса устройства элемент ИЛИ 9, второй элемент НЕ 10 и элемент ИЛИ-НЕ 11, включенные соответствующим образом , вырабатывают на выходе элемента ИЛИ-НЕ 11 сигнал нулевого потенциала, который поступает на установочный вход буферной адресно пам ти 16 и устанавливает на ее выходах сигналы нулевого потенциала , Устройство управлени  устанавливает на своем адресном выходе 19 адресную комбинацию, достаточную дл  адресации к конкретному пе риферийному устройству. На информационной , шине 8 устройства устанавливаетс  кодова  комбинаци , ко тора  в приведенном на фиг. 3 устройстве должна быть записана в буферном регистре 22 клавиатуры, а наадресном выходе 19 устройства устанавливаетс  кодова  комбинаци  при которой в разр дах, например, АО и А1- установлены единичные поте циалы. . При этом на выходе третьего эле мента И-НЕ 23 устанавливаетс  нуле вой потенциал, который поступает на вход выбора режима буферного регистра 22 клавиатуры и устанав- .ливает последний в режим записи. С по влением управл ющего сигна ла на выходе 20 Запись устройств поступающего на вход синхронизации буфера клавиатуры, последний записывает информацию с информационной -Ши.ны 8. устройства в свой внут- ренний регистр. Затем устройство обновл ет адресную комбинацию на своем адресном выходе 19, например устанавливает разр ды АО в ноль а А1 в единицу. 15.8 При этом на выходе третьего элемента НЕ 24 устанавливаетс  единичный потенциал, который совместно с разр дом А1. поступает на входы четвертого элемента И-НЕ 25 и уста-. навливает на его выходе нулевой потенциал, который-, в свою очередь, поступает на вход выбора кристалла буферной пам ти 26 клавиатуры и подключает ее выходы к шине данных. Устройство считывает информацию о состо нии клавиш 27.1...27N. В устройстве организовано одноуровневое прерывание, при построеНИИ которого решалась задача минимизации входных и выходных сигналов , св зывающих устройство с периферийным оборудованием, а также минимизаци  аппаратурных затрат. Механизм прерывани  функционирует следующим образом (рассмотрим на примере устройства, приведенного на фиг. 3). При нажатии хот  бы одной клавиши один из входов многовходового элемента И-НЕ 28 будет подключен к одному из входов буферного регйстг ра 22, так как в исходном состо НИИ на выходах буферного регистра 22 установлены нулевые потенциалы, на выходе многовходового элемента и И-НЕ 28 - единичный, который через четвертый элемент НЕ 29 с открытым коллектором поступает на вход 21 Запрос прерывани . К этому же входу По схеме монтажного ИЛИ подключаютс  выходы всех запрашивающих обслуживание устройств. Микропро-, цессор 3, получив от периферийного оборудовани  запрос на применение, переходит в режим прерывани .. При . этом он вьщает на шину 6 данных Слово состо ни , которое записываетс  в системный контролер 7, на выходе Подтверждение прерывани  которого устанавливаетс  единичный потенциал. Однако схема системного контролера имеет ту особенность, что когда на его выходе Подтвержде .. ние прерывани  устанавливаетс  единичный пот.енциал и на этот вывод через ограничивающий резистор подаетс  напр жение +12В, выходы, св занные с шиной 6 данных, переход т в состо ние с большим полным сопротивлением, в результате чего микропроцессор воспринимает безадресную комаиду, т.е. управление передаетс   чейке пам ти 12 команд . Таким образом, управл ющий контролер переходит к определению, какое именно устройство запросило прерывание. С этой целью на ад- . рееном выходе 19 устанавливаетс  кодова  комбинаци , при которой, например, в разр де А7 устанавливаетс  единица. Этот сигнал поступает на управл ющий вход элемента НЕ 30 с трем  устойчивыми состо ни ми по выходу. Сигнал с выхода мн говходового элемента И-НЕ 28 инвертируетс  в нуль и поступает, например , на линию ДМ информационной шины 8 устройства. На другие линии информационной шины 8 устройства по тупают сигналы, подтверждающие запр от другого периферийного оборудовани .. Информаци  с информационной шины 8 устройства считываетс  контролером . Приоритет запросов прерывани . определ етс  программным путем. В устройстве микропроцессор 3 и контролер 7 выполнены на серийно выпускаемых интегральных схемах К580ВМ80 и К580ВК2 соответственно. Программируемый таймер 17  вл етс  также серийно выпускаемой схемой, К580ВН53. Буферный регистр 16 представл ет собой серийно выпускаемую микросхему К589ИР12. Алгоритм программной части работы устройства с клавиатурой представлен на фиг. 4. Алгоритм функционирует следующим образом. 1.При нажатии клавиш клавиатуры микропроцессор переходит к безадресной команде. 2.Роль стека в микропроцессорных системах обычно вьшолн ет область ОЗУ, выделенна  под стек. Запись содержимого регистров и флаж ков в стек, необходимо проводить дл  того, чтобы после окончани  обработ ки прерывани  при возврате к прерванной программе не потер ть,информацию . 3.В приведенном в описании примере - это адрес, содержащий в разр де А7 единицу. А. Наибольша  часть определени  источника запроса прерывани  производитс  путем поразр дного анализа состо ни  шины данных. 5.В приведенном в описании примере информаци  о запросе прерывани  клавиатурой выдаетс  на разр д В1 в виде логического нул . 6.В исходный момент в буферном регистре клавиатуры записаны все нули. В первом регистре микропроцессора устанавливаетс  код, в котором ноль присутствует только в одном разр де (в приведенном примере в Младшем). 7.Второй регистр обнул етс  дл  того, чтобы в нем организовать счет числа опрошенных строк клавиш клавиатуры (число перемещений нул  в первом регистре). 9, 10, 11. Если ни одна из клавиш в строке не нажата, то с буфера клавиатуры будут считаны все единицы. Исход  из специфики системы команд микропроцессора К580ВМ80 информаци  инвертируетс . 11.Если содержимое третьего рет гистра равно нулю, то клавиши в строке не нажаты. 12.Сдвигаетс  ноль в первом регистре . 13. В счетчике сдвигов во втором регистре содержимое увеличиваетс  на единицу. 14. Анализируетс , прошло ли число сдвигов, равное числу строк, если да то в 15 и 16 осуществл етс  возврат к прерванной программе , если нет, т.о цикл повтор етс , начина  с метки Ml. 18.Если в строке кнопка нажата, то путем поразр дного анализа осуществл етс  поиск единицы в разр дах третьего регистра, при этом число шагов поиска подсчитываетс  в четвертом регистре и  вл етс  информацией о столбце, в . котором нажата клавиша. 19.На основании информации во втором и четвертом регистрах получим координаты нажатой кнопки (номер строки и  омер столбца). 20.Из ОЗУ считываетс  информаци  о предаиущих состо ни х нажатой клавиши в п тый регистр. 21.Информаци  обновл етс  и в 22 возвращаетс  в соответствующую  чейку ОЗУ. 23. Если нажата, например, клавиша Диапазон, то устройство производит переключение диапазона работы прибора.

11 . 11676152

24, 25, 26, 27. Запускаетс  тай-i срабатывани  устройства от одного мер, который отсчитьгаает защитный нажати . По окончании защитного интервал времениj необходимыйинтервала времени контролер возврадл  предотвращени  многократного щаетс  к прерванной программе.

t

/ Х У

ftfK

-

Cpus.2

JpedycmoHO$KO

i

Оператором начато одна из клавиш кладиатиры и

I пикропроцессор(мп)восприi Нив запрос HCf npm/SoMue §ь1полн ет безадресную команду

Продолжение анализа

т-

IB

Vr

мг До

15

17

Ф(1г.

ш

XZ

23

ш

7«

К

у, МЗ

ПереходкМ2

Фиё.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕВДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее генератор синхроимпульсов, память команд, адресный выход процессора соединен с адресным входом памяти команд, информационные выходы которой соединены с информационной шиной процессора, первый выход генератора синхроимпульсов соединен с входом синхронизаций процессора, отличающееся тем,, что, с целью упрощения устройства за счет сокращения линий связи, введены память данных,таймер,буферный регистр, элемент ИЛИ,два элемента НЕ,элемент ИЛИ-HE, два элемента И-НЕ, причем выход буферного регистра является адресным выходом устройства, информационные входы - выходы памяти данных и таймера соединены с информационной шиной про цессора, выход первого элемента НЕ является выходом записи устройства, вход первого элемента НЕ соединен с входом записи таймера, входом разрешения записи памяти данных и с выходом управления записью процессора, выход управления чтением которого соединен с входом чтения таймера, адресные входы которого соединены с соответствующими разрядами адресной шины процессора, адресные входы буферного регистра и памяти данных соединены с адресной шиной процессора, вход выборки памяти данных соединен с выходом первого элемента И-НЕ, первый вход которого соединен с первым входом элемента ИЛИ и с соответствующим разрядом адресной шины процессора, другой разряд адресной шины которого соединен с вторым входом элемента ИЛИ <л с и с первым входом второго элемен¹та И-НЕ, второй вход которого, второй вход первого элемента И-НЕ, вход выборки памяти команд и вход второго элемента НЕ соединены с соответствующим разрядом адресной шины процессора, первый и второй входы элемента ИЛИ-HE соединены с выходами элементов НЕ и ИЛИ соответственно, а выход - с установочными входами буферного регистра, выход второго элемента И-НЕ соединен с входом выборки таймера, синхровход которого соединен с вторым выходом генератора синхроимпульсов.

   1 1167615