SU1418727A1 - Устройство дл обмена данными между процессором и периферийными устройствами - Google Patents

Abstract

Изобретение относитс  к вычисли- тельной и измерительной технике и может быть использовано при построении устройств управлени  вычислительных или контрольно-измерительных микропроцессорных систем. Целью изобретени   вл етс  сокращение аппаратурных затрат устройства и ра сширение его функциональных возможностей. Указанна  цель достигаетс  тем, что в устройство , содержащее генератор синхроимпульсов , пам ть команд, пам ть данных, таймер и два элемента И-НЕ, введены третий элемент И-НЕ и коммутатор сигналов управлени . 4 ил.

Description

10

Изобретение относитс  к вычисли- те1льной и измерительной технике и мажет быть использовано при построении устройств управлени  вычислитель- ньк или контрольно-измерительных микропроцессорных систем.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональ- Hbje схемы коммутатора .сигналов управлени ; на фиг. 3 - периферийное устройство ввода информации с клавиатуры; н4 фиг. 4 - блок-схема алгоритма программы ввода информации и клавиатуры, ; Устройство содержит Тфиг. 1) генератор 1 синхроимпульсов, шину 2 временной синхронизации микропроцессора, П1|)оцессор 3, адресную шину 4, инфор- 20 мАционную 1 шину 5 и шину 6 управлени  П1)оцессора 3, первьй элемент И-НЕ 7, второй элемент И-НЕ 8, пам ть 9 команд , пам ть 10 данных, таймер 11,

с сигналом Синхро, котор 2 через генератор 1 синхрои поступает на вход синхрони темного контроллера 24 и за его внутренний регистр Сло  ьш . Далее под действием на шине 23 управлени  на вы темного контроллера 24, сое с шиной 6 управлени  процес устанавливаютс  сигналы, со вук цие Слову состо ний, а ренний двунаправленньй буфе ного контроллера 24 устанав 15 либо на пропускание информа формационной шины 5 на шину и затем в микропроцессор 2 микропроцессора 21 по шине на информационную шину 5.

Состо ние счетчика коман выборки команды вьвдаетс  на шину 4, в циклах ввода или формации на адресную шину 4 с  адресна  комбинаци , опр

Дл  разделени  адресного ства при адресации пам ти 9 остального оборудовани  исп один из старших разр дов ад OQ шины 4 (например, АВ 14),

35

1) состоит из

третий элемент И-НЕ 12, вход 13 запр0-25 типом выполн емой команды, са прерьшани , коммутатор -14 сигналов управлени , выход 15 управлени  устройства.

Коммутатор 14 сигналов управлени  содержит (фиг, 2) группу элементов ИЛИ 14-1, ,,,, 14-п.

Устройство ввода информации с клавиатуры содержит (фиг, 3) буфер- ньм регистр 16 клавиатуры, элемент ИЛИ 17, элемент ИЛИ 18, буферную па- м ть 19 клавиатуры, клавиши 20 клавиатуры .

Процессор 3 (фиг

микропроцессора 21, соединенных шинами 22 и 23 данных и управлени  с системным контроллером 24,

Устройство работает следукщим образом ,

В исходный момент.времени от устройства начальной установки на вход Сброс (не показано) генератора 1 подаетс  сигнал сброса микропроцессорной системы. Генератор 1 по тине 2 устанавливает счетчик команд микропроцессора 21 в нулевое состо ние о При сн тии сигнала на входе Сброс генератора 1 под действием синхроимпульсов , поступак цих по шине 2, начинаетс  приращение содержимого счетчика команд микропроцессора 21 пос ле вьшолнени  каждой команды на еди- 55 1шцу, При этом в начале каждого машинного цикла микропроцессор 21 вырабатьгоает Слово состо ни , выдаваемое на шину 22 данных совместно

При установке на адресно устройства адреса, в которо АВ 14 равен нулю, производи ка кода команды из пам ти 9 так как указанный вьш1е разр ной шины 4 соединен с входо пам ти 9 команд и тем самым ет ее к информационной шине ства, на которую вьздаетс  с соответствующей  чейки этой 40 определ емой кодовой комбин адресных разр дах, например АВ 13 адресной шины 4 устро п ть 10 данных используетс  нени  промежуточных результ ных и представл ет собой оп запоминающее устройство с п ной выборкой информации. Пр информагщи в пам ть 10 данн сор .3 выставл ет на адресно код адреса, у которого разр установлен в единицу (это н мо дл  того, чтобы пам ть 9 это врем  в режиме Не выбр гой разр д, например, АВ 13 тановлен в единицу, В этом выходе элемента И-НЕ 7 уста с  щ левой потенциал, котор па  на вход выборки, устана пам ть 10 данных в режим В

45

50

0

0

с сигналом Синхро, который по шине 2 через генератор 1 синхроимпульсов поступает на вход синхронизации системного контроллера 24 и записьшает в его внутренний регистр Слово состо-  ьш . Далее под действием сигналов на шине 23 управлени  на выходе системного контроллера 24, соединенном с шиной 6 управлени  процессора 3, устанавливаютс  сигналы, соответст- вук цие Слову состо ний, а внутренний двунаправленньй буфер системного контроллера 24 устанавливаетс  5 либо на пропускание информации с информационной шины 5 на шину 22 данных и затем в микропроцессор 21, либо из микропроцессора 21 по шине 22 данных на информационную шину 5.

Состо ние счетчика команд в цикле выборки команды вьвдаетс  на адресную шину 4, в циклах ввода или вьгоода информации на адресную шину 4 вьщает- с  адресна  комбинаци , определ ема 

Дл  разделени  адресного пространства при адресации пам ти 9 команд и остального оборудовани  используетс  один из старших разр дов адресной Q шины 4 (например, АВ 14),

5

5 типом выполн емой команды,

5

При установке на адресной шине 4 устройства адреса, в котором разр д АВ 14 равен нулю, производитс  выборка кода команды из пам ти 9 команд, так как указанный вьш1е разр д адресной шины 4 соединен с входом выборки пам ти 9 команд и тем самым подключапг-: ет ее к информационной шине 5 устройства , на которую вьздаетс  содержимое соответствующей  чейки этой пам ти, 0 определ емой кодовой комбинацией на адресных разр дах, например, АВ О,,, АВ 13 адресной шины 4 устройства, Па- п ть 10 данных используетс  дл  хранени  промежуточных результатов данных и представл ет собой оперативное запоминающее устройство с произвольной выборкой информации. При записи информагщи в пам ть 10 данных процессор .3 выставл ет на адресной шине 4 код адреса, у которого разр д АВ 14 установлен в единицу (это необходимо дл  того, чтобы пам ть 9 команд в это врем  в режиме Не выбрано), другой разр д, например, АВ 13 также установлен в единицу, В этом случае на выходе элемента И-НЕ 7 устанавливаетс  щ левой потенциал, которьй, поступа  на вход выборки, устанавливает пам ть 10 данных в режим Выбрано,

5

0

Процессор 3 выставл ет на информационную шину 5 информацию, подлежащую записи в пам ть 10 данных и по сигналу на линии Запись в пам ть шины 6 управлени , поступакщему на вход Разрешение записи пам ти 10 данных, записьшаетс  в  чейку пам ти 10 данных, определ емую кодовой комбинацией на адресной шине устройства

Таймер 11 предназначен дл  отсчета необходимых временных интервалов.

Обмен информацией между процессором 3 и таймером 11 осуществл етс  по информационной шине 5 под воздействием сигналов, поступающих на вход Чтение и Запись таймера 11 соответственно с линией Чтение пам ти и Запись в пам ть шины 6 управлени При этом разр дами, например, АВ 8 и АВ 9 адресной шины 4 определ етс  внутренний регистр, участвующий в обмене информацией, а разр ды АВ 14 и, например, АВ 1.2 должны быть установлны в единицу, так как только в этом случае на выходе элемента И-НЕ 8 устанавливаетс  нулевой потенциал, который , поступа  на вход выборки таймера 11, устанавливает его в режим Выбрано.

Тактирование таймера 11 осуществл етс  по входу синхронизации синхроимпульсами с уровн ми ТТЛ-схем, поступаю цими с выхода генератора 1,

Обмен информацией с периферийным оборудованием осуществл етс  по информационной шине 5, адресной шине 4 а также под управлением сигналов на выходе 15. Особенность работы коммутатора 14 заключаетс  в том что,- когда происходит обмен информацией между процессором 3 и одним из внутренних блоков устройства (пам ть 9 команд, пам ть 10 данных или таймер 11), на выходах устанавливаютс  единичные потенциалы. При этом ни одно из периферийных устройств к информационной шине 5 не подключаетс . Это достигаетс  тем, что при установке нулевого потенциала в разр де АВ 14 шины 4 или на выходах элементов И-НЕ 7 либо 8, на выходе элемента И-НЕ 12 устанавливаетс  единичный потенциал, который на выходе 15 устанавливает единичные потенциалы.

При обмене данными с периферийным оборудованием, например клавиатурой, на адресном выходе устройства, образованном хот  бы частью адресных ли

0

5

0

5

5

0

5

0

5

0

НИИ шины 4 адреса устанавливаетс  кодова  комбинаци , достаточна  дл  адресации к конкретному устройству, например в разр дах АВ 1 и АВ 2 устанавливаютс  нулевые потенциалы, а во всех остальных разр дах - единичные потенциалы.

На информационной шине 5 устройства устанавливаетс  кодова  комбинаци , котора  должна быть записана в буферном регистре 16 (фиг. 3). При этом на выходе элемента ИЛИ 17 устанавливаетс  нулевой потенциал, кото- рьм поступает на вход выбора режима буфер його регистра 16 и устанавливает последний в режим записи.

С по влением сигнала (дл  приведенного примера) на линии Запись в пам ть на выходе 15, поступающего на вход синхронизации буферного регистра 16, последний записьшает ин- форма1и1ю с информационной шины 5 в свой внутренний регистр.

Дл  считьшани  информации о состо нии клавиш 20 адресна  комбинаци  на адресной шине 4 остаетс  неизменной . С по влением сигнала на линии Чтение пам ти, поступанзцего вместе с адресными разр дами АВ ОиАБ1, на выходе элемента ИЛИ 18 устанавливаетс  нулевой потенциал, которьй в свою очередь поступает на вход выбора кристалла буферной пам ти подключает ее выходы к информационной шине - 5. Производ  периодический опрос состо ни  клавиш 20 клавиатуры анализируетс  наступление момента их нажати . При необходимости опрос клавиатуры может осуществл тьс  через механизм прерьшани , но это приводит к дополнительным аппаратным затратам при реализации клавиатуры.

Таким образом, устройство позвол ет сократить количество адресных разр дов на выходе устройства, так как, использу  например, только линии Запись в пам ть, Чтение пам ти на выходе 15 позвол ет применить одну и ту же кодовую комбинацию на адресной шине 4 дл  записи и чтени  информации из периферийных устройств.

Алгоритм функционирует следующим образом (фиг. 4).

А 1. Осуществл етс  считьшание содержимого канала таймера 11 и анализируетс  на предмет окончани  счета.

А 2. Если счет таймером 11 не окончен, то в А 3 осуществл етс  вы514

ход из программы опроса клавиатуры, в противном случае происходит опрос I клавиатуры.

I А 4. Обнул етс  первьй регистр микропроцессора 21, чтобы организовать счет числа опрошенных строк клавиш клавиатуры, а во втором регистре микропроцессора 21 устанавливаетс  код, в котором нуль присутствует только в одном разр де, соответствующем первой строке клавиш клавиатуры.

А 5. Содержимое второго регистра микропроцессора пересьшаетс  в буферный регистр 16 клавиатуры,

А 6. Производитс  считывание информации о состо нии клавиш 20 в пер- вой строке клавиатуры из буферной пам ти 19 клавиатуры в третий регистр микропроцессора 21.

А 7. Если считанньш код не содержит нулей, то клавиши 20 в строке не нажаты.

А 8. Сдвигаетс  нуль во втором регистре .

А 9. Счетчик строк в первом регистре увеличиваетс  на единицу.

А 10. Анализируетс , прошло ли число сдвигов, равное числу строк, если да, то в А 12 запускаетс  таймер 11 и в А 10 осуществл етс  выход из подпрограммы опроса клавиатуры (нажатых клавиш 20 не было), если нет, то цикл повтор етс , начина  сметки М 1 (А 11 13. Переход к метке М 1).

А 14, Если в строке клавиша 20 нажата , то путем поразр дного анализа осуществл етс  поиск нул  в разр дах третьего регистра, при этом число шагов поиска подсчитываетс  в четвертом регистре и  вл етс  информацией о столбце, в котором нажата клавиша 20,

А 15. На основании информации во втором и четвертом регистрах получаем координаты нажатой клавиши 20 (номер строки и номер столбца).

А 16. Из ОЗУ считьшаетс  информаци  о предыдуш;их состо ни х нажатой клавиши 20 в п тьй регистр,

А 17, Информагщ  обновл етс  и возвращаетс  в соответствунжпую  чейку ОЗУ.

0

5

0

5

87276

А 18. Запускаетс  таймер 11 и программа переходит к обработке информации с учетом изменившихс  данных,

Claims (1)

1. 5 Формула изобретени 

   Устройство дл  обмена данными между процессором и периферийными устройствами , содержащее генератор синхроимпульсов , первьй выход которого  вл етс  выходом устройства дл  подключени  к синхронизирукщему входу процессора, а второй вькод подключен к синхровходу таймера, пам ть команд и пам ть данных, адресные входы которых образуют вход устройства дл  подключени  к адресной шине процессора и перифер ийных устройств, первьй и второй элементы И-НЕ, первые и вторые входы которых соединены с входом устройства дл  подключени  к адресной шине процессора, а выходы соединены соответственно с входами выборки пам ти данных и таймера, информационные входы-выходы которых и выход пам ти данных образуют вход-выход устройства дл  подключени  к информационной шине процессора, причем вход выборки пам ти команд соединен с входом устройства дл  подключени  к адресной шине процессора, вход разрешени  записи пам ти данных и входы записи и чтени  таймера образуют вход устройства дл  подключени  к шине управлени  процессора, отличающеес 

   а тем, что, с целью сокращени  аппаратурных затрат, устройство содержит третий элемент И-НЕ и коммутатор сигналов управлени , причем первьй и второй входы третьего элемента И-НЕ соединены соответственно с выходами первого и второго элементов И-НЕ, а третий вход - с входом устройства дл  подключени  к адресной шине процессора, вькод третьего элемента И-НЕ соеди-

   5 нен с управл ющим входом коммутатора сигналов управлени , информационньй вход и выход которого соединены с соответствующими входом и выходом устройства дл  подключени  к шине управлени  процессора и шинам управлени  периферийных устройств,

   0

   0

   0

   J

   L-NI

   У7К

   RDH

   -JO

   ;/

   V

   Att

   /les

   -

   H-1

   15

   If-ft

   Риг. 2