SU1481780A1

SU1481780A1 - Двухканальное устройство дл сопр жени двух электронно-вычислительных машин

Info

Publication number: SU1481780A1
Application number: SU874318603A
Authority: SU
Inventors: Владимир Андреевич Аборин; Сергей Васильевич Хлыст
Original assignee: Предприятие П/Я Ю-9192
Priority date: 1987-10-16
Filing date: 1987-10-16
Publication date: 1989-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл буферизации сообщений при обмене информацией между двум электронными вычислительными машинами. Целью изобретени вл етс расширение класса решаемых задач устройства за счет обеспечени возможности работы каждой ЭВМ с множеством банков пам ти. В устройство, содержащее блок пам ти, две группы элементов ИЛИ, первый элемент ИЛИ и два канала, каждый из которых включает три группы элементов И, два элемента И, регистр адреса, два элемента НЕ, элемент задержки, элемент И-НЕ, первый элемент ИЛИ и элемент НЕ, введены коммутатор и второй элемент ИЛИ, а каждый канал дополнительно содержит регистр управлени , четвертую группу элементов И, два компаратора, регистр компараторов, второй элемент ИЛИ и третий и четвертый элементы И. 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано дл буферизации сообщений при обмене информацией между двум электронными вычислительными машинами .

Целью изобретени вл етс расширение класса решаемых задач устройства за счет обеспечени возможности работы каждой ЭВМ с множеством банков пам ти.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство 1 сопр жени содержит блок 2 пам ти, состо щий из банков 3 пам ти, первую 4 и вторую 5 группы элементов ИЛИ, коммутатор 6,первый 7 и второй 8 элементы ИЛИ, первый

9 и второй 10 каналы, каждый из которых содержит первую 11 и вторую 12 группы элементов И, информационные входы-выходы (лини ) 13 устройства, первый 14, второй 15, третий 16 и четвертый 17 элементы И, первый элемент ИЛИ 18, вход 19 считывани и вход записи 20 устройства, элемент 21 задержки, управл ющий выход 22, регистр 23 адреса, первый компаратор 24 адреса, вход 25 начальной установки устройства, регистр 26 управлени , второй компаратор 27 адреса, буферный регистр 28, тактовый вход 29 устройства, второй элемент ИЛИ 30, элемент И-НЕ 31, элемент НЕ 32, третью 33 и четвертую 34 группы элементов И. Перва 35 и втора 36 ЭВМ

Јь

00

J

00

314

соединены соответственно с каналами 9 и 10.

Блок 2 пам ти представл ет собой оперативное запоминающее устройство с емкостью каждого банка, 4КхМ-раэ- р дных слов, где N - формат адресного слова ЭВМ 35, 36. Подключение любого банка 3 пам ти в адресное пространство ЭВМ 35 или 36 происходит при установке уровн логической 1 на соответствующем входе разрешени работы банка 3 дам ти. Входы запись-считывание всех банков 3 пам ти объединены. При уровне логической 1 на указанных входах банков 3 пам ти они наход тс в состо нии записи, при уроцне логического О в состо нии считывани . При переходе входов разрешени и записи/считывани в состо ние О любой банк 3 переходит в состо ние хранени информации .

Первый компаратор 24 адреса предназначен дл определени адреса регистра 26 управлени из общего адресного пространства ЭВМ 35 и 36 и представл ет собой обычную схему компарации двоичного кода в позиционный . На первые информационные входы поступает адрес устройства по линии 13 устройства. На вторые входы поступает заданный код. Задавать код пользователь может с помощью выключателе типа ВДМ-1 или перемычек (не показаны ) .

Посредством регистра 26 управлени программно подключаютс банки 3 пам ти в адресное пространство ЭВМ 3 или 36, причем на каждый банк 3 в формате регистра 26 отводитс несколько разр дов, из которых один указывает при уровне логической 1 на подключение в адресное пространство, при О на отключение от адресного пространства ЭВМ 35 или 36 соответствующего банка 3 пам ти, остальные (разр ды определ ют номер банка адресного пространства ЭВМ 35 и 36,куда подключаетс соответствующий банк 3 пам ти. Регистр 26 управлени состоит из триггеров с входами начальной установки, информационные входы которых вл ютс информационными входами регистра 26, а тактовые входы, соединенные вместе, и входы установки, соединенные вместе, соответственно тактовым входом и входом установки. Количество триггеров

17804

регистра 26 определ етс количеством банков 3 и ограничиваетс разр дностью N двоичного слова ЭВМ 35

или 36.

При подаче на входы установки

сигнала О

в состо ние логических О1 независивсе триггеры переход т

МП

мо от состо ний информационных входов . При переходе входа установки в состо ние логической 1 разрешаетс запись в регистр 26 управлени . Триггеры запоминают информацию,сто щую на их информационных входах при

переходе тактового импульса из состо ни логического О в состо ние логической 1.

Второй компаратор 27 адреса предназначен дл определени адресов

банков 3 пам ти из адресного пространства ЭВМ 35 и 36. Компаратор 27 выполнен аналогично первому компаратору 24 адреса. При совпадении разр дов номера банка с выходов регистра 26 и старших разр дов адреса, передаваемых по линии 13 ЭВМ 35 или 36, сигнал выбора соответствующего банка 3 пам ти переходит в состо ние логической 1 при условии, что разр д

включени соответствующего банка в адресное пространство ЭВМ 35 или 36 находитс в состо нии логической 1.

Группа 34 элементов И предназначена дл считывани в ЭВМ информации с регистра 26 управлени при контроле и тестировании.

Регистр 28 предназначен дл запоминани сигналов с выходов компараторов 24 и 27 в пределах одного цикла обращени ЭВМ 35 или 36 к устройству 1 сопр жени и представл ет собой триггеры, состо ние каждого из которых мен етс в соответствии с состо нием информационного входа,когда тактовый вход находитс в состо нии логической 1, а при переходе тактового входа в состо ние логического О каждый триггер запоминает з аписанную в нем информацию и состо ние его остаетс неизменным независимо от состо ни информационного входа.

Регистр 23 адреса предназначен дл хранени адреса чейки блока 2 пам ти в пределах одного цикла обращени ЭВМ 35 или 36 к устройству 1 сопр жени . Выполнен регистр 23 адреса аналогично регистру 28.

Коммутатор 6 предназначен дл передачи сигналов разрешени работы банков 3 пам ти с одного из каналов 9 и 10 на блок 2 пам ти, может быть выполнен на мультиплексорах с организацией один из двух. Коммутатор 6 разрешает передачу информации при уровне логической 1 на входе разрешени работы. Направление передачи определ етс по входу выбора канала: при уровне логической 1 информаци на выход передаетс с первого канала коммутатора 6, при О - с второго.

Кажда из групп 11, 12, 33, 34 и 4,5 представл ет собой соответственно набор отдельных элементов И и ИЛИ, имеющих по два входа каждый. Количество соответствующих элементов в группе определ етс количеством разр дов N двоичного слова ЭВМ. Как адрес, так и данные передаютс по одним и тем же шинам линии 13, вл ющимс двунаправленными, что обеспечиваетс канальными приемопередатчиками ЭВМ. Это означает, что по одним и тем же шинам информаци может как приниматьс , так и передаватьс ЭВМ относительно одного и того же устройства .

ЭВМ 35 и 36 представл ют собой микро-ЭВМ, например, типа Электро- ника-60.

Функции синхронизации при передаче адреса и приеме-передаче данных выполн ют сигналы управлени , поступающие от ЭВМ на входы 19$20,29.

Сигнал синхронизации на входе 29 устройства 1 вырабатываетс ЭВМ.Передний отрицательный фронт этого сигнала означает, что адрес находитс на линии 13. Сигнал на входе 29 сохран ет активный уровень до окончани цикла обращени ЭВМ к устройству 1.

Сигнал Ввод вырабатываетс ЭВМ, поступает на вход 19 во врем действи сигнала на входе 29 и означает, что ЭВМ готова прин ть данные от блока 2 пам ти или регистра 26 управлени при операции Считывание.

Сигнал Вывод вырабатываетс ЭВМ, поступает на вход 20 во врем действи сигнала на входе 29 и означает, что на линии 13 помещены данные дл записи в блок 2 пам ти или регистр 26 управлени при операции Запись.

Сигнал на выходе 22 формируетс путем подачи сигналов Ввод или Вывод на элемент 21 задержки и ин

10

15

20

25

817806

формирует ЭВМ о том, что данные уста-, новлены или прин ты с линии 13 устройством 1. Длительность задержки на элементе 21 определ етс временем обращени к блоку 2 пам ти (врем обращени к регистру 26 меньше времени обращени к блоку 2 пам ти), поскольку наличие сигнала на выходе 22 сигнализирует о завершении операции ввода-вывода .

Устройство работает следующим образом.

При включении питани ЭВМ 35 или 36 вырабатывает сигнал начальной установки на входе 25, который уровнем логического О устанавливает в начальное состо ние регистр 26 управлени . После перехода сигнала начальной установки в состо ние логической 1 ЭВМ 35 или 36 может выполн ть операции ввода-вывода.

Информаци об использовании банков 3 пам ти устройства (какой физический банк 3 пам ти подключаетс в адресное пространство и с каким номером ) записываетс в цикле Вывод, считываетс в цикле Ввод.

Обращение к регистрам 26 ЭВМ 35 и 36 может проходить одновременно.

Рассмотрим в качестве примера циклы Вывод, Ввод при обращении к регистру 26 управлени .

ЭВМ 35 или 36 в адресной части цикла Вывод передает по линии 13 : адрес регистра 26 управлени . На входе 29 при этом присутствует высокий потенциал 1, который поступает на тактовые входы регистров 28 и 23.

Компаратор 24 адреса компарирует адрес и в случае совпадени его с адресом регистра 26 вырабатывает сигнал, который поступает на вход регистра 28.

С некоторой задержкой после установки адреса ЭВМ 35 или 36 устанавливает на входе 29 сигнал О, регистр 28 запоминает записанную в нем информацию.

После адресной части цикла ЭВМ 35 или 36 помещает на линии 13 данные , которое необходимо записать в регистр 26 управлени ,, после чего устанавливает на входе 20 сигнал Вывод . Так как на втором входе элемента И 17 присутствует сигнал 1, то сигнал Вывод через элемент И 17 поступает на тактовый вход регистра

30

35

40

45

50

55

714

26 управлени . По переднему фронту сигнала Вывод происходит запись в регистр 26 управлени . Одновременно сигнал Вывод с элемента И 17 через элемент ИЛИ 18 поступает на элемент 21 задержки, с выхода которого поступает по управл ющему выходу 22 в .ЭВМ 35 или 36, в результате чего сигнал Вывод устанавливаетс в О, снимаютс данные с линии 13 и устанавливаетс высокий уровень 1 на входе 29.

Операци считывани регистра 26 управлени происходит аналогично операции записи. Считывание информации в ЭВМ 35 или 36 происходит в цикле Ввод через группу элементов И 34 по линии 13.

При изменении информации в регистре 26 ЭВМ 35 или 36 происходит программна перенастройка банков 3 пам ти в адресном пространстве соответствующей ЭВМ.

Если банки 3 блока 2 пам ти определены в адресном пространстве каждой из двух ЭВМ, то соответственно кажда из ЭВМ может работать с блоком 2 пам ти. В качестве примера рассмотрим циклы Вывод и Ввод дл ЭВМ 35 и цикл Вывод дл ЭВМ 36.

ЭВМ 35 в адресной части цикла Вывод передает по линии 13 адрес чейки блока 2 пам ти, в которую необходимо записать -информацию. На входе 29 при этом присутствует потенциал 1, который поступает на тактовые входы регистров 28 и 23 адреса. В регистр 23 адреса производитс запись адреса.

Второй компаратор 27 компарирует адрес и в случае принадлежности его адресному полю какого-либо банка 3 пам ти соответствующий выход компаратора 27 адреса переходит в состо ние логической 1. Сигналы поступают на входы регистра 28, на соответствующем выходе которого по вл етс 1. Уровень логической 1 с любого из выходов регистра 28 компараторов проходит через элемент ИЛИ 30 и поступает на вход элемента И-НЕ 31 на другом входе которого присутствует высокий потенциал 1 с выхода элемента И-ПЕ 31 канала 10, и вызывает на выходе элемента И-НЕ 31 по- вление сигнала О. На выходе элемента НЕ 32 по вл етс разрешающий сигнал 1, который поступает на

0

5

0

5

780

0 5

0

5

0

5

8

вторые входы элементов И 11,12,14,15, 33 и вход выбора канала коммутатора 6.

С некоторой задержкой после установки адреса ЭВМ 35 устанавливает на входе 29 сигнал О, регистры 28 и 23 адреса запоминают при этом записанную в них информацию.

Спуст некоторое врем после установки адреса первой ЭВМ 35 втора ВЭМ 36 также начинает выполн ть цикл Вывод - помещает адрес на линии 13 канала 10. Компарирование адреса вторым компаратором 27 адреса, установка и запись информации в регистры 28 и 23 адреса происходит аналогично описанному дл канала 9. Однако разрешающий сигнал на выходе элемента НЕ 32 не по вл етс , поскольку элемент И-НЕ 31 блокируетс по второму входу сигналом О с выхода элемента И-ИЕ 31 канала 9. После установки адреса ЭВМ 36 на входе 29 по вл етс сигнал О. Что приводит к запоминанию записанной информации в регистрах 23 адреса и 28 канала 10.

После адресной части ЭВМ 35 и с некоторой задержкой и ЭВМ 36 на линии 13 помещают данные, которые необходимо записать в блок 2 пам ти, после чего на входе 20 по вл ютс сигналы Вывод. Так как на втором входе элемента И 15 первого канала 9 присутствует сигнал 1, то сигнал Вывод через второй элемент ИЛИ 8 поступает на вход разрешени работы коммутатора 6. На входе выбора канала коммутатора 6 стоит 1, поэтому направление передачи информации устанавливаетс с входов первого канала . Уровень логической 1 с какого-либо выхода регистра 23 канала 9 проходит через коммутатор 6 и разрешает работу соответствующему банку 3 пам ти. Проход через элемент ИЛИ 7, сигнал Вывод поступает на входы запись/считывание банков 3 пам ти . При этом на адресных и информационных входах блока 2 пам ти присутствуют соответственно адрес с выходов элементов И -33 через элементы ИЛИ 4, и данные с выходов элементов И 12 через элемент ИЛИ 5. Следовательно, происходит операци записи выданных ЭВМ 35 данных по необходимому адресу выбранного банка 3 пам ти. Одновременно сигнал Вывод с элемента И 15 через элемент ИЛИ 18

поступает на элемент 21 задержки, с выхода которого через заданное врем поступает по выходу 22 в ЭВМ 35, в результате чего сигнал Вывод устанавливаетс в О, снимаютс данные с линии 13 и устанавливаетс высокий уровень 1 на входе 29. В это врем сигнал Вывод на входе 20 канала 10 никаких действий не произво- дит, так как он блокируетс элементом И 15, на втором входе которого присутствует сигнал О с выхода элемента НЕ 32.

Как только на входе 29 канала 9 устанавливаетс сигнал 1, регистры 28 и 23 адреса устанавливаетс в О, поскольку на линии 13 информаци отсутствует. На выходе элемента НЕ 32 - О, на выходе элемента И-НЕ 31 и элемента НЕ 32 канала 10 соответственно - О и 1. Сигнал с выхода элемента НЕ 32 поступает на входы элементов И 11,12,14,15,33. Аналогично первому каналу 9, сигнал Вы- вод с выхода элемента И 15 через второй элемент ИЛИ 8 поступает на вход разрешени работы коммутатора 6. Так как на выбора канала коммутатора 6 присутствует уровень О1

то разрешаетс передача сигналов выборки банков 3 пам ти с входов второго канала. Через элемент ИЛИ 7 сигнал Вывод поступает на входы запись/считывание банков 3 пам ти,производ операцию записи информации в выбранный банк 3 пам ти, и через элемент ИЛИ 18 - на элемент 21 задержки . Завершение цикла Вывод дл ЭВМ 36 происходит аналогично описанному дл ЭВМ 35.

Если по врем операции записи данных, выполн ющейс со стороны ЭВМ 36, ЭВМ 35 начинает выполн ть цикл Ввод, помеща адрес на линии 13, происходит запоминание адреса в регистре 23 адреса, установка в 1 какого-либо выхода регистра 28 и по вление сигнала 1 на входе 19. Данное состо ние сохран етс до момента установлени регистра 28 канала 10 после окончани цикла Вывод в состо ние О, что приводит к разблокированию элемента И-НЕ 31 канала 9 и, как следствие, к по влению 1 на выходе элемента НЕ 32. Сигнал Ввод через второй элемент ИЛИ 8 поступает на вход разрешени работы коммутатора 6.На выходе выбора канала при

, JQ 15 20 25 . 481780Ю

сутствует высокий уровень 1

30

35

40

55 45

50

,тем

самым коммутатор 6 пропускает сигналы первого канала 9. На входах запись/считывание банков 3 пам ти стоит О, поэтому происходит операци считывани данных из блока 2 пам ти в ЭВМ 35 по заданному адресу. Через первый элемент ИЛИ 18 и элемент 21 задержки сигнал Ввод поступает на выход 22, иницииру тем самым завершение цикла Ввод со стороны ЭВМ 35.

В случае одновременного обращени ЭВМ 35 и 36 к устройству 1 сопр жени , т.е. одновременного помещени адреса на линии 13, происходит по вление на входах элементов И-НЕ 31, запоминание адресов в регистрах 23 адресов и присутствие сигналов Ввод или Вывод на одном из входов 19 или 20 каналов 9 и 10.

Так как элементы И-НЕ 31 с их взаимными св з ми представл ют собой триггер, то одновременное поступление на их первые входы сигналов 1 приводит к неопределенному (непредсказуемому ) состо нию выходов элементов И-НЕ 31. Однако это состо ние .будет одним из двух: на выходе элемента И-НЕ 31 канала 9 присутствует О, на выходе элемента И-НЕ 31 канала 10 1, или наоборот.

Таким образом, работа устройства 1 сопр жени в дальнейшем происходит аналогично работе, описанной дл режима последовательного обращени ЭВМ 35 и 36 к устройству 1 сопр жени .

Claims

Формула изобретени

Двухканальное устройство дл сопр жени двух электронно-вычислительных машин, содержащее блок пам ти, группы адресных и информационных входов которого подключены соответственно к выходам элементов ИЛИ первой- и второй групп,первый элемент ИЛИ, выходом соединенный с входом записи считывани блока пам ти, и два канала , каждый из которых включает регистр адреса, три группы элементов И, два элемента И, элемент задержки , первый элемент ИЛИ и элемент И-НЕ, соединенный через элемент НЕ с первыми входами первого и второго элементов И и элементов И.первой, второй и третьей групп, причем в каждом канале выходы элементов И первой группы информационный вход регистра адреса и вторые входы элеП148

ментов И второй группы образуют вход- выход устройства дл подключени к информационному входу-выходу соответствующей электронно-вычислительной машины, синхровход регистра адреса , вторые входы первого и второго элементов И и выход элемента задержки вл ютс соответствующими входами и выходом устройства дл подклю- г чени к тактовому выходу, выходам сигналов считывани и записи и синхронизирующему входу соответствующей электронно-вычислительной машины,выход первого элемента ИЛИ соединен с входом элемента задержки, вторые входы элементов И первой группы соединены с информационным выходом блока пам ти , группа выходов регистра адреса соединена с вторыми входами элемен- тов И третьей группы, первый вход и выход элемента И-НЕ первого канала соединены соответственно с выходом и первым входом элемента И-НЕ второго канала, выходы элементов И третьих и вторых групп первого и второго каналов подключены соответственно к первым и вторым входам элементов ИЛИ первой и второй групп, первый и вто12

соответственно к группам выходов буферных регистров первого и второго каналов, а вход выбора канала и группа выходов коммутатора подключены соответственно к выходу элемента НЕ первого канала и группе входов разрешени работы блока пам ти, в каждом канале вход установки регистра управлени вл етс входом устройства дл подключени к выходу начальной установки соответствующей электронно-вычислительной машины,первые входы третьего и четвертого элементов И и тактовый вход буферного регистра соединены с входами устройства дл подключени к выходам считывани , записи и тактовому выходу соответствующей электронно-вычисли- тельной машины, выходы элементов И четвертой группы, информационные входы первого компаратора адреса, регистра управлени и первый информационный вход второго компаратора адреса соединены с входом-выходом устройства дл подключени к информационному входу-выходу электронно- вычислительной машины, с первого по четвертый входы первого элемента ИЛИ

35

рой входы первого элемента ИЛИ соеди- 30 подключены соответственно к выходам нены соответственно с выходами вторых элементов И первого и второго каналов , отличающеес тем, что, с целью расширени плана решаемых задач устройства, в него введены второй элемент ИЛИ и коммутатор, а каждый канал дополнительно содержит регистр управлени , два компаратора адреса, буферный регистр, второй элемент ИЛИ, третий и четвертый элементы И и четвертую группу элементов И, причем первый, второй и третий , четвертый входы второго элемента ИЛИ соединены соответственно с выходами первых и вторых элементов И первого и второго каналов, а выход - с входом разрешени работы коммутатора , перва и втора группы информационных входов которого подключены

40

45

с первого по четвертый элементов И, выход буферного регистра соединен с вторыми входами третьего и четвертого элементов И, выходы которых подключены к первым входам элементов И четвертой группы и тактовому входу регистра управлени , выход которого соединен с вторыми входами элементов И четвертой группы и вторым информационным входом второго компаратора адреса, группой выходов соединенного с группой информационных входов буферного регистра, информационный вход и группа выходов которого подключены соответственно к выходу первого компаратора адреса и группе входов второго элемента ИЛИ, выходом соединенного с вторым входом §лемента И-НЕ.

подключены соответственно к выходам

с первого по четвертый элементов И, выход буферного регистра соединен с вторыми входами третьего и четвертого элементов И, выходы которых подключены к первым входам элементов И четвертой группы и тактовому входу регистра управлени , выход которого соединен с вторыми входами элементов И четвертой группы и вторым информационным входом второго компаратора адреса, группой выходов соединенного с группой информационных входов буферного регистра, информационный вход и группа выходов которого подключены соответственно к выходу первого компаратора адреса и группе входов второго элемента ИЛИ, выходом соединенного с вторым входом, §лемента И-НЕ.