SU1352496A1 - Устройство сопр жени процессора с пам тью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  обменом информацией между процессором и пам тью в вычислительных системах. Цель изобретени  состоит в упрощении устройства. Устройство содержит приемник-передатчик 1, коммутатор 2, элементы ИЗ - первой группы, элементы ИЛИ 4 группы, счетчики 5 группы, блоки пам ти 6 группы, счетчик 7, блок хранени  карты годности 8, элементы И 9 второй группы, элемент И 10. 1 ил. со СП 1чЭ иЙ СО Ot)

Description

Изобретение относитс  к вычислительной технике, а именно к устрой- й твам дл  управлени  обменом информацией , и может быть использовано при обмене информацией между различными блоками вычислительных систем.

На чертеже представлена схема устройства сопр жени  процессора с пам тью .

Устройство содержит двунаправленный коммутатор 1, коммутатор 2, элементы И 3 первой группы, элементы ИЛИ 4 группы, счетчики 5 группы, блоки 6 пам ти группы, счетчик 7, блок 8 пам ти карты годности, элементы И 9 второй группы, элемент И 10, управл ющие входы: установки нул  11, тактовый 12, первый 13, второй 14, входы-выходы 15 устройства, информацион- 2о м ти осуществл етс  счетчиками 5, на

ные входы 16 устройства, информационные выходы 17 устройства.

Устройство работает следующим образом .

вход которых поступают синхроимпульсы по второму входу соответствующего элемента ИЛИ 4 группы. Их поступление разрешено сигналом, поступающим по

Предположим, что предлагаемое уст- 25 входу 14. На втором этапе операции

ройство управл ет процессом обмена информацией между оперативной пам тью ЦВМ и запоминающим устройством на цилиндрических магнитных доменах (ЦМД ЗУ). ЦМД ЗУ включает в себ  m параллельно работающих микросборок. Кажда  микросборка имеет 256 основных регистров хранени  и 22 резервных, предназначенных дл  замены дефектных основных регистров. В соответствии с этой организацией устройство управлени  .данными содержит m блоков 6 пам ти , емкость которых равна К , где К 256, m счетчиков 5, разр дностью 8, m элементов И 3 и 9 и ИЛИ 4. Блок 8 хранени  карты годности содержит информацию о наличии и местоположении дефектных регистров хранени  ЦМД-микросборок. Его емкость равна N X т, где N - общее количество регистров хранени  в микросборке. В каждом такте работы устройства из блока В считываетс  т-разр дное слово , логическа  1 или логический О в каждом разр де которого означают бездефектен или нет регистра хранени  (по номеру соответствующий номеру такта) в каждой из m микросборок.

Кажда  операци  записи и чтени  информации в (из) ЦМД ЗУ включает два этапа: прием информации от ЦВМ (от ЦМД ЗУ) в блоки 6 пам ти, чтение информации из блоков 6 пам ти в ЦМД ЗУ (в ЦВМ). Перед каждым этапом произво

дитс  обнуление счетчиков 5 группы и счетчика 7 по входу 11 устройства. Синхроимпульсы поступают в течение всего периода работы устройства по входу 12 устройства. По входу 13 поступает управл ющий сигнал запись - логический О, считывание - логическа  1, определ ющий режимы работы блоков 6 пам ти. По входу 14 единичный сигнал поступает при приеме и передаче данных от (з) ЦВМ.

При записи информации в ЦМД ЗУ данные от процессора по входам 15 через двунаправленный коммутатор 1 и коммутатор 2 поступают на информационный вход каждого блока 6 пам ти группы. Перебор адресов блоков 6 павход которых поступают синхроимпульсы по второму входу соответствующего элемента ИЛИ 4 группы. Их поступление разрешено сигналом, поступающим по

0

5

0

записи исходный информационный поток преобразуетс  в соответствии с картиной дефектов регистров хранени  ЦМД- микросборки. Предположим, что первый регистр хранени  в 1-й ЦМД-микросбор- ке бездефектен, а во 2-й - дефектен. Тогда на первом такте из блока 8 пам ти карты годности будет считано слово, содержащее 1 и О соответственно в первом и втором разр де. Логическа  1 первого разр да, во-первых разрешит передачу информационного бита в ЦМД-микросборку, а во-вторых разрешит прохождение очередного синхроимпульса через элемент И 3 и далее через элемент ИЛИ 4 изменит содержимое счетчика 5, а, следовательно, в следующем такте информаци  из блока . 6 пам ти будет выбиратьс  из следующей  чейки и записыватьс  во второй регистр хранени  (если он бездефектен ) . Логический О второго разр да слова, считанного из блока 8, запретит запись информационного бита в дефектный регистр хранени  2-й ЦВД-

микросборки (закрыв элемент И 9) . Кроме того, он запретит прохождение синхроимпульса через элемент И 3, а, следовательно, в следующем такте информаци  дл  второго регистра хранеS ни  2-й микросборки снова будет выбиратьс  из нулевой  чейки блока 6 пам ти. Таким образом, в дефектный регистр запишетс  неинформационный

ноль, а исходна  информаци  будет сохранена.

При чтении сначала информаци  из ЦМД ЗУ через коммутатор 2 поступает на соответствующие информационные входы блоков 6. При этом на входе 13 - логический О, на входе 14 - логический 0. Первые биты от всех ЦМД- микросборок записываютс  в нулевые  чейки блоков 6 независимо от годности первых регистров хранени . По окончании синхроимпульса на выходах блока 8 имеем картину дефектов первых регистров хранени . Предположим, что в 1-й микросборке первый регистр бездефектен , а во 2-й микросборке - дефектен . Тогда логическа  1 первого разр да слова, считанного из блока 8, разрешит прохождение очередного син- хроимпульса, в результате чего содержимое соответствующего счетчика 5 изменитс  на единицу, а, следовательно , следуюпшй очередной бит информационного потока будет адресован в первую  чейку блока 6 пам ти.

Логический О второго разр да слова , прин того от блока 8, обеспечит сохранение содержимого соответствующего счетчика 6, в результате чего, очередной бит, прин тый от 2-й микросборки снова запишетс  в нулевую  чейку, в которую на предьщущем такте был записан неинформационный ноль из дефектного регистра. Таким образом, по окончании приема информации от ЦМД ЗУ в блоках6 пам ти будет записан исходный информационный потЬк. По входу 13 устанавливаетс  логическа  1, по входу 14 - логическа  1, и данные из блоков 6 -пам ти передаютс  через блок 1 в процессор .

Claims (1)

1. Формула изобретени 

   Устройство сопр жени  процессора с пам тью, содержащее двунаправлен- ный коммутатор, счетчик адреса карты годности, коммутатор, две группы элементов И, группу счетчиков, блок пам ти карты годности, группу блоков пам ти, группу элементов ИЛИ, информационный вход-выход двунаправленног коммутатора  вл етс  информационным

   ВНИИ1Ш Заказ 5567/49 Тираж 671 Подписное Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

   0

   5 Q

   5

   0

   5

   0

   5

   0

   входом-выходом устройства, подключаемым к процессору, первый информационный вход коммутатора  вл етс  информационным входом устройства, подключаемым к пам ти, второй информационный вход коммутатора соединен с вы- ходом двунаправленного коммутатора, входы сброса счетчиков группы и счетчика адреса карты годности соединены с входом сброса устройства, счетный вход счетчика адреса карты годности, тактовые входы блоков пам ти группы и первые входы элементов И первой группы соединены с тактовым входом устройства, выход счетчика адреса карты годности соединен с адресным входом блока пам ти карты годности, каждый выход которого соединен с вторыми входами соответствующих элементов И первой и второй групп, выходы элементов И второй группы образуют информационный выход устройства, подключаемый к пам ти, выход каждого элемента И первой группы соединен с первым входом соответствующего элемента ИЛИ группы, выход каждого блока пам ти группы соединен с соответствующим разр дом информационного входа двунаправленного коммутатора, управл ющий вход которого соединен с входом режима записи-считывани  устройства , отличающеес  тем, что, с целью упрощени  устрой- . ства, оно содержит элемент И, первый вход которого соединен с управл ющим входом коммутатора и  вл етс  входом режима процессор - пам ть устройства, второй вход элемента И соединен с тактовым входом устройства, вьпсод элемента И соединен с вторыми входами элементов ИЛИ группы, выход каждо го из которых соединен со счетным входом соответствующего счетчика группы, выходы которых соединены с адресными входами соответствующих блоков пам ти группы, информационный вход каждого из которых соединен с соответствующим разр дом выхода коммутатора, управл ющий вход которого соединен с входом режима записи-считывани  устройства , выход каждого блока пам ти группы соединен с первым входом соответствующего элемента И второй группы.