SU1180906A1 - Двухканальное устройство дл сопр жени двух электронно-вычислительных машин - Google Patents

Abstract

ДВУХКАНАПЬНОЕ УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее блок пам ти , два элемента ИЛИ, две группы элементов ИЛИ, причем каждый из каналов содержит два элемента И и две группы элементов И, при этом выходы элементов И первой группы соединены с первыми входами элементов И второй группы первого и второго каналов и образуют первый и второй информационные входы-выходы устройства соответственно , первые входы первого и второго элементов И первого и второго каналов  вл ютс  входами считывани  и записи устройства соответственно , адресный и информационный входы блока пам ти соединены с выходами элементов ИЛИ первой и второй групп, первые и вторые входы второй группы элементов ИЛИ соединены соответственно с выходами элементов И второй группы первого и второго каналов, первые входы элементов И первой группы первого канала соединены с первыми входами элементов И первой группы второго канала и с информационными выходами блока пам ти, входы считывани  и записи которого соединены с выходами первого и второго элементов ИЛИ соответственно, выход первого элемента И первого канала соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И второго канала, выход второго элемента И первого канала соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элеменI та И второго канала, отличающеес  тем, что, с целью повыше (Л ни  быстродействи , в каждый канал с устройства введены дешифратор адреса, регистр адреса, триггер, элемент задержки , треть  группа элементов И, элемент ИЖ, элемент И-НЕ, элемент НЕ, при этом в каждом канале информационные входы дешифратора адреса соеди00 нены с информационными входами регисто со о ра адреса и с выходами элементов И первой группы, тактовьй вход триггера соединен с тактовым входом регистО ) ра адреса и  вл етс  тактовым входом устройства, выход элемента задержки  вл етс  управл ющим выходом устройства , выход элемента НЕ соединен с вторыми входами элементов И первой и второй групп, первого и второго элементов И и первыми входами элементов И третьей группы, вторые входы которых соединены с выходами регистра адреса, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ соответст- венно , выход которого соединен с вхо

Description

дом элемента задержки, выход дешифратора адреса соединен с информационным входом триггера, выход которого соединен с первым входом элемента ИНЕ , выход которого соединен с входом элемента НЕ и с вторым входом элемента И-НЕ другого канала, причем выходы элементов И третьей группы первого и второго каналов соединены с первыми и вторыми входами элементов ИЛИ первой группы соответственно .

Изобретение относитс  к -вычислительной технике и может быть использовано дл  буферизации сообщений при обмене информацией между двум  элект ронными вычислительными машинами. Целью изобретени   вл етс  повыше ние быстродействи  устройства. На фиг. 1 представлена структурна схема устройства дл  сопр жени ; на фиг. 2 - вариант реализации дешифратора адреса; на фиг. 3 - вариант реа лизации элемента задержки; на фиг.4 временна  диаграмма работы устройств Устройство 1 сопр жени  содержит блок 2 пам ти, вторую 3 и первую 4 группу элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, первый 7 и вт рой 8 каналы, каждый из которых соде жит вторую 9 и первую 10 группы элементов И, информационный вход-выход 11 устройства, первый элемент И элемент ИЛИ 13, второй элемент И 14, вход 15 считывани  устройства, вход 16 записи устройства, регистр 1 адреса, дешифратор 18 адреса, триггер 19, тактовый вход 20 устройства, элемент И-НЕ 21, элемент НЕ 22, третью группу элементов И 23, элемент 24 задержки, управл ющий выход 25. Перва  26 и втора  27 ЭВМ соединены соответственно с каналами 7 и 8 . Блок 2 пам ти представл ет собой оперативное запоминающее устройство емкостью 4-32 К 16-разр дных слов, в полненное на интегральных микросхема например, типа К 565 РУ2, К 565 РУЗ, К 541 РУ2, обеспечивающих врем  обра щени  к запоминающему устройству пор дка 1 МКС. Дешифратор 18 пол  адресов предназначен дл  дешифрации группы адресов , соответствующих адресному полю блока пам ти выдел емых программно из общего адресного пространства ЭВМ 26 и 27, и представл ет собой обычную схему дешифрации двоичного кода в позиционный, в которой сигнал на выходе каждой из шин, объединенных в дальнейшем через схему ИЛИ, соответствует одной или нескольким комбинаци м двоичного кода на входе. В качестве примера на фиг. 2 показана схема построени  дешифратора на дИодах , который вьщел ет с адресного пространства 00-15 группу адресов 07-13 (косыми черточками изображены диоды, пол рность включени  которых аналогична диоду Д).- Дешифратор 18 может быть построен на микросхемах типа К 155, К 178, К 500 и др. Регистр 17 адреса предназначен дл  хранени  адреса  чейки блока 2 пам ти в пределах одного цикла обращени  ЭВМ 26 и 27 к устройству- 1 сопр жени . Регистр 17 состоит из D-триггероз , информационные входы которых  вл ютс  информационными входами регистра , а тактовые, соединенные вместе , - тактовым входом. Количество D-триггеров регистра определ етс  количеством разр дов двоичного слова ЭВМ, которое обычно равно 16. Регистр может быть вьшолнен на микросхемах К 155 ТМ5 или К 155 ТМ7, представл ющих собой четыре D-триггера, состо ние каждого из которых мен етс  в соответствии с состо нием информационного входа, когда тактовый вход находитс  в состо нии логической 1, а при переходе тактового импульса в состо ние логического триггер запоминает записанную в нем информацию и состо ние его остаетс  неизменным независимо от состо ни  информационного входа. Триггер 19 представл ет собой D-тритгер, аналогичный триггерам регистра 17. Кажда  из групп 9, 10, 23 и 3, 4 представл ет собой набор отдельных элементов И и ИЛИ соответственно,. имеющих по два входа каждый. Количе ство соответствующих элементов в гру пе определ етс  количеством разр до двоичного слова ЭВМ. Как адрес, так и данные передаютс  по одним и тем же шинам линии 11,  вл ющимс  двунаправленными , что обеспечиваетс  канальными приемопередатчиками ЭВМ. Это означает, что по одним и тем же пинам информаци  может как прини матьс , так и передаватьс  ЭВМ отно сительно одного и того же устройства . В качестве приемопередатчиков используютс  обычно микросхемы типа К 559 ИПЗ, К 589 АП26. ЭВМ 26 и 27 представл ют собой микро-ЭВМ, например, типа Электроника-60 . Функции синхронизации при передаче адреса и приеме-передаче данных выполн ют сигналы управлени , поступающие от ЭВМ на входы 15, 16 и 20. Сигнал синхронизации на вход 20 устройства 1 вырабатываетс  ЭВМ. Передний отрицательный фронт этого сигнала означает, что адрес находитс  на линии 11. Сигнад на входе 20 сохран ет активный уровень до окончани  цикла обращени  ЭВМ к устройству 1. Сигнал Ввод вырабатываетс  ЭВМ поступает на вход 15 во врем  действи  сигнала на входе 20 и означает, что ЭВМ готова прин ть данные от блока 2 пам ти при операции Считыва ние. Сигнал Вывод вырабатываетс  ЭВМ поступает на вход 16 во врем  действи  сигнала на входе 20 и означает, что на линии 11 помещены данные дл  записи в блок 2 йам ти при операции Запись. Сигнал на выходе 25 информирует ЭВМ о том, что данные установлены или прин ты с линии 11 устройством и формируетс  путем подачи сигналов Ввод или Вывод на элемент 24 задержки. Длительность задержки ta определ етс  временем обращени  к блоку 2 пам ти, поскольку наличие сигнала на выходе 25 сигнализирует о завершении операции ввода-вывода. 1 64 Элемент 24 задержки может быть выполнен на микросхемах серии 155 (фиг. 3). Устройство работает следлощим образом. На фиг. 4 рассмотрены в качестве примера циклы Вьгеод и Ввод дл  ЭВМ 26 и цикл Вьшод дл  ЭВМ 27. Пор док выполнени  операций следующий. ЭВМ 26 в адресной части цикла Вьшод передает по линии 11 адрес  чейки блока 2 пам ти, в которую необходимо записать информацию. На входе 20 при этом присутствует высо-, кий потенциал 1, который поступает на тактовые входы регистра 17 и триггера 19 канала 7. В регистр 17 производитс  запись адреса. Дешифратор 18 дешифрирует адрес и в случае принадлежности его адресному полю блока 2 подает сигнал на информационный вход триггера 19, который устанавливаетс  в 1. с выхода триггера 19 поступает на первый вход элемента И 21, на втором входе которого присутствует высокий потенциал 1 с выхода элемента И-НЕ 21 канала 8, и вызывает на его выходе по вление сигнала О. На выходе элемента НЕ 22 по вл етс  разрешающий сигнал 1, который поступает на вторые входы элементов 9, 10, 12, 14. С некоторой задержкой после установки адреса ЭВМ 26 устанавливает на входе 20 сигнал О, регистр 17 и триггер 19 при этом запоминают записанную в них информацию. Спуст  некоторое врем  после установки адреса первой ЭВМ 26 втора  ЭВМ 27 также начинает вьшолн ть цикл Вывод - помещает адрес на линии 11 анала 8. Дешифрирование адреса деширатором 18, установка триггера 19 1 и зались адреса в регистр 17 роисход т аналогично описанному л  канала 7. Однако разрешающий сигнал на выходе элемента НЕ 22 не о вл етс , поскольку элемент И 21 блокируетс  по второму входу сигнаом О с выхода элемента И-НЕ канаа 7. После установки ЭВМ 27 адреса а входе 20 по вл етс  сигнал О, то приводит к запоминанию записанной нформации в регистр 17 и триггер 19 анала 8. После адресной части ЭВМ 26, а с некоторой.задержкой и ЭВМ 27 помещают на линии 11 данные, которые необходимо записать в блок 2 пам ти после чего на линии 16 устанавливает с  сигнал Вьгоод. Так как на втором входе элемента И 14 присутствует сиг нал 1, то сигнал Вывод через элемент ИЛИ 6 поступает на управл ющий вход блока 2 Запись. При этом на адресных и информационных входах блока 2 присутствуют соответственно адрес с выхода элементов И 23 через элементы ИЛИ 4 и данные с выхода эле ментов И 9 через элементы ИЛИ 3, сле довательно, происходит операци  запи си выданных ЭВМ 26 данных по необход мому адресу. Одновременно сигнал Вывод с элемента И 14 чергз элемент ИЛИ 13 поступает на элемент 24 задержки, с выхода которого через врем  tj. поступает по входу 25 в ЭВМ 26, в результате чего сигнал Вывод устанавливаетс  в О, снимаютс  данные.с линии 11 и устанавли ваетс  высокий уровень 1 на входа 20. В это врем  сигнал Вывод на входе 16 канала 8 никаких действи не производит, так как он блокируетс  элементом И 14, на втором входе которого присутствует сигнал О с выхода элемента НЕ 22. Как только на входе 20 канала 7 установитс  сигнал 1, триггер 19 и регистр 17 устанавливаютс  в О, поскольку на линии 11 информаци  отсутствует. На выходе элемента И 2 по вл етс  сигнал 1 , на выходе элемента НЕ 22 - О, на выходах элемента И 21 и элемента Нь 22 канала 8 соответственно - О Сигнал Вывод с входа 16 через эле мент ИЛИ 6 постзшает на управл ющий вход блока 2 Запись, производ  операцию записи, и через элемент ИЛИ 13 - на элемент 24 задержки. За вершение цикла Вывод дл  ЭВМ 27 завершаетс  аналогично описанному дл  ЭВМ 26.. Если во врем  операции Запись, вьтолн ющейс  со стороны ЭВМ 27, ЭВМ 26 начинает выполн ть цикл Ввод помеща  адрес на линию 11, происходи запоминание адреса в регистре 17, установка в 1 триггера 19 и присутствие сигнала 1 на входе 15. Данное состо ние сохран етс  до момента установлени  триггера 19 канала 8 после окончани  цикла Вывод в состо ние О, что приводит к разблокированию элемента И-НЕ 21 канала 7 и, как следствие, к по влению сигнала 1 на выходе элемента НЕ 22. Сигнал Ввод через элемент И 12 поступает на управл ющий вход блока 2 Считьгоание, производ  считывание информации из блока 2 по заданному адресу, и через элемент ИЛИ 13 и элемент 24 задержки - на вход 25, иницииру  тем самым завершение цикла Ввод со стороны ЭВМ 26. В случае одновременного обращени  ЭВМ 26 и 27 к устройству 1 сопр жени , т.е. одновременного помещени  адреса на линии 11, происходит установление триггеров 19 в 1, запоминание адресов в регистрах 17 и присутствие сигналов Ввод или Вмвод на одном из входов соответственно 15 или 16 каналов 7 и 8. Так как элементы И-НЕ 21 с их взаимными св з ми представл ют собой RS-триггер, то одновременное поступление на их первые входы сигналов 1 с триггеров 19 приводит к неопределенному (непредсказуемому) состо нию выходов элементов И-НЕ 21. Однако это состо ние будет одним из двух: на выходе элемента И-НЕ 21 канала 7 присутствует сигнал О, а на выходе И-НЕ 21 канала 8 - 1, или наоборот. Таким образом, работа устройства 1 сопр жени  в дальнейшем происходит аналогично работе, описанной дл  режима последовательного обращени  ЭВМ к устройству сопр жени . I В базовом объекте дл  выполнени  операции ввода-вывода при одновременном обращении к нему двух ЭВМ каждой из них необходимо выполнить следующие операции. ЭВМ, захватывающа  инициативу, вьшолн ет: а)операцию обращени  к каналу с целью проверки состо ни  семафора; б)операцию непосредственного обмена данными с ЗУ устройства; в)операцию записи в соответствующий бит значени , соответствуюш .его свободному ресурсу. Другой ЭВМ в этом врем  необходимо ожидать освобождени  ресурса и после этого вьтолнить две операции.

лналгиичные описанным дл  перпсч ЭВМ ( , 6 ) , т.е. число операций обращени  к каналу дл  выполне и  одного обрагце П1Я к ЗУ устройства равно 5.

В предлагаемом устройстве дл  сопр жени  в аналогичном случае другой ЭВМ необходимо вьтолнить дл  одного обращени  к ЗУ устройства 1 п ть опера1щй обращени  к каналу, поскольку

запись адресов от обеих ЭВМ происходит параллельно и только информационна  часть вьтолнени  цикла, котора 

5 составл ет половину всего цикла, дл  каждой ЭВМ происходит последовательно . Таким обра ом, быстродействие предлагаемого устройства в сравнении с базовым объектом увеличиваетс  в три раза.

Дбоичны1 код У

+

О

IL

Ж

Фиг 2

Claims (1)

1. ДВУХКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН, содержащее блок памяти, два элемента ИЛИ, две группы элементов ИЛИ, причем каждый из каналов содержит два элемента И и две группы элементов И, при этом выходы элементов И первой группы соединены с первыми входами элементов И второй группы первого и второго каналов и образуют первый и второй информационные входы-выходы устройства соответственно, первые входы первого и второго элементов И первого и второго каналов являются входами считывания и записи устройства соответственно, адресный и информационный входы блока памяти соединены с выходами элементов ИЛИ первой и второй групп, первые и вторые входы второй группы' элементов ИЛИ соединены соответственно с выходами элементов И второй группы первого и второго каналов, первые входы элементов И первой группы первого канала соединены с первыми входами элементов И первой группы второго канала и с информационными выходами блока памяти, входы считывания и записи которого соединены с выходами первого и второго элементов ИЛИ соответственно, выход первого элемента И первого канала соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И второго канала, выход второго элемента И первого канала соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемен- _ та И второго канала, отличаю- ® щ е е с я тем, что, с целью повышения быстродействия, в каждый канал устройства введены дешифратор адреса, регистр адреса, триггер, элемент задержки, третья группа элементов И, элемент ИЛИ, элемент И-НЕ, элемент НЕ, при этом в каждом канале информационные входы дешифратора адреса соединены с информационными входами регистра адреса и с выходами элементов И первой группы, тактовый вход триггера соединен с тактовым входом регистра адреса и является тактовым входом устройства, выход элемента задержки является управляющим выходом устройства, выход элемента НЕ соединен с вторыми входами элементов И первой и второй групп, первого и второго элементов И и первыми входами элементов И третьей группы, вторые входы которых соединены с выходами регистра адреса, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ соответст- венно, выход которого соединен с вхо

   9060811 ПЭ

   1 180906 дом элемента задержки, выход дешифратора адреса соединен с информационным входом триггера, выход которого соединен с первым входом элемента ИНЕ, выход которого соединен с входом элемента НЕ и с вторым входом элемен та И-НЕ другого канала, причем выходы элементов И третьей группы первого · и второго каналов соединены с первыми и вторыми входами элементов ИЛИ первой группы соответственно.