JPS62115564A - インタ−フエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にコンピュータ周辺におけるバスに関し、
特にバス　インターフェースに関する。

バスを介して相互に接続された区分けされたエレメント
を有することはコンピュータ分野においてよく知られて
いる。これらのバスはアドレスバス、コントロールバス
、データバスを含む。バスの使用にはもちろん、種々の
エレメントおよびバスをインターフェースすることが必
要である。

Ｄ、Ｇグリースら１こよる１９８４年５月２９日発行の
米国特許４，４５１，８８１号およ（／’　Ｓ　、　Ｈ
シャイア−による１９８４年６月５日発行の米国特許４
，４５３゜２２９号はバスの適用およびバス　インター
フェースを開示している。

１贋！す１隻 本発明はバス　インターフェースまたはプロセッサにイ
ンターフェースするのに使用されるバスタツブまたは共
通バスに類似のディバイスに向けられている。バス　イ
ンターフェースは伝送お上り受信方向の両方に対してバ
スをアクセスするプロトコルを処理し、従つてこれらの
仕事からプロセッサを自由にする。本発明のバス　イン
ターフェースは一時的に情報を記憶し、バス　インター
フェースに常にバスデータ速度を維持するためのパイプ
ライン　レジスタを使用する。加えて、バスインターフ
ェースは、プロセッサをアクセスするためにすべての要
求されるタイミングおよび制御４６号を処理し、発生す
る。

バス　インターフェースは記憶バッフ７に通過するデー
タを記憶する。データはパック（ｐａｃｋｅｔ）の形式
でバス　インターフェースによって伝送され受信される
。バス　インターフェースはバスの十分なデータ速度で
パックを伝送しまた受信することができる；すなわち、
いかなるバイト方法（ｂｙｔｅｗｉｓｅ）の流れ制御も
発生することなく機能する。

この能力を提供するために、バス　インターフェースは
読出しおよび書き込みオペレージシンの両方のときに（
記憶パフ７７番兵備する）バッファメモリの１６ビツト
をアクセスする。それはまたバス上に最大データの流れ
を保証するためにパイプライン形式に多重伝送＊たけ受
信データバイトを記憶する６ プロセッサは後の伝送に対してデータパックをロードす
るために、または受信したパックを読み出すためにバッ
ファメモリをアクセスすることがで終る。バスデータバ
イトがパイプラインを通してワード　モード（すなわち
、１６ビツト）でバッファメモリの中に入りまたはそれ
から出てゆくので、バス　インターフェースが流れ制御
を発生することなくパックの伝送および受信と同時に４
１りう凧ことができる。プロセッサによる各アクセス上
で、バッファメモリにリードまたはライトするために、
ＣＲＣ（ｃｙｃｌｉｃ　　ｒｅｄｕｎｄａｎｃｙｃｈｅ
ｃｋ）がその機能が適当な入力信号によってイネーブル
になるならば、データ上に実行される。

プロセッサは、異なるアドレスとしてバッフアメそりの
みならずバスインターフェース内の他の位置をアクセス
でさる。それは記憶バッフｒ’ｆｆ埋するために有用で
あるステータス（ｓｔａｔｕｓ）情報の１６ビツトを読
み出すことができる。他の位置の読み出しはシステム内
のバス　インターフェースの機能についてい（つかの情
報を提供する１１のＩＤビットを与える。ｃｉｔｃ回路
内のレジスタに蓄えられた値がまた読み出され得る。加
えて、プロセッサは新しい値を直接ＣＲＣレジスタに書
き込むことができる。

バスインターフェースがパックを伝送または受信した後
、それはインターラブド信号を発生する。ブぴセγすは
、インターラブドの各ソースに対して１つの、２つのア
ドレスのうち１つに書き込み（ｗｒｉｔｅ）アクセスを
実行することによってインターラブドをクリアすること
がで終る。正確にパックを伝送するために、バス　イン
ターフェースはそれ自身がアドレスを有する１バイトカ
ウント　ラッチにプロセッサによって書き込まれたパッ
クのｉさを有しなければならない。プロセッサはまた、
さらに他の位置への書き込みアクセスによってバス　イ
ンターフェースのすべての制御回路を初期状態にリセッ
トすることがでｂる。プロセッサはバス　インターフェ
ースに、値を信号ラッチに書き込むことによって伝送お
上り受信のために割り当てられた記憶バッファの数を変
化させることができる。プロセッサはまた、記憶バッフ
７の管理に使用される“プツト　ポインター”と呼ばれ
るレノスタに３ビツト値を書と込むことができる。

記憶バッフＴへのアクセスはバス上にデータを送出また
は受信する回路から、またはプロセッサからのどちらか
から生ずるので、アクセスを裁定するいくつかの手段が
必要である。裁定は簡単な規則に従って、プロセッサま
゛たはバスの、一方または他方にアクセスすることを許
可する。バス側は通常バッファにアクセスを有している
が、プロセッサがアクセスを望むときは通常優先権が与
えられる。しかしながら、プロセッサは引き続いて１つ
以上のアクセスを有することは許されない。

バス　インターフェースにおけるすべてのアクセスおよ
びオペレージシンはバスの２．５６ＭＨｚクロγりに同
期している。

他の言葉で述べると、本発明はパックの形態でバスから
情報を取り出し、またパックの形！！ｌ″Ｃ−バスに情
報を伝送する、共通バス（ｓｈａｒｅｄ　ｂｕｓ）およ
びプロセッサ間をインターフェースするインター７ｘ−
ス回路であり、該インターフェース回路は、共通バスか
ら制御情報を受信し共通バスに制御情報を伝送するイン
ターフェース制御手段と；該インタ−７１−スｌ１ｔｌ
ｌｌ１１手段からの制御Ｉｌ信号に応答する、共通バス
からデータを受信しデータを一時データ記憶手段にルー
チンする受信手段と；インター・７工−ス制御手段から
の制御信号に応答し、一時データ記憶手段から共通バス
にデータを伝送する伝送手段と；プロセッサと一時デー
タ記憶手段との開のデータの流れを制御するアクセス制
御手段とをＪＡｃＩＩＭＬ、でいる、。

さらに他の言葉で述べると１１本発明はパックの形態で
バスからデータを取ｒ）出し、パックの形む゛（″バス
にデータを伝送する、共通バスとブロモ・ン・すＩＭ）
をインターフェースするインターフェース回路であり、
該インターフェース回路Ｖ。、イングー７工−ス回路に
アドレスしたバス上のデータ受信および共通バスとのデ
ータ伝送の双方に対゛しで、ＡＺババスのインターフコ
・−ス回路のアクセスを調整するため、叱別信科−、ポ
ーリング（ρｏｌｌｉｎｓ）信号、制御イざ号の形態で
制御データを共通バスとの間で交換するインターフェー
ス制御手段と；イて、共通バスからのデータを受信し、
且つデータを一時記憶するためのデータ記憶手段にルー
チンする受信手段と；インターフェース制御手段からの
制御信号に応答して、記憶手段に記憶されたデータをア
クセスして共通バスにそれを伝送する伝送手段と；プロ
セッサおよびデータ記憶手段間のデータの流れを制御し
、且つプロセッサとインター７二−・ス回路との間のデ
ータ記憶手段へのアクセスをｉ＊証するするアクヤスｆ
ｆ１ｌＩ＠手段とを具備している。

さらに他の言葉Ｃ′述べると、本発明は共通バスとブロ
モ・；・すとの開でインターフェースし、バスとプロセ
ッサ間でバう・りの形態で゛データを交換するインタ−
７エー人回路であり、該インターフェース回路１；１″
１゜・［ンク゛−７エース回路の共通バスへのアクセス
を調整針るために共通バスと制御データを交換′・）−
るインターン′エース′？ｌｉｌ制御手段と；データパ
イプラインを含み、共通バスとデータ記憶狼段との間で
データを交換するために、インターフニーｘ　ｆｄ！　
８ｎ　手Ｌ＋）　？＋１？、　ｎ　ｗｉｌｌ　ａｌｌイ
アＫ　Ｂ　１．ｍ　ｌｉ’；　３’Ｅす７ｖ　ｉ辷輯７
　シン手段と；プロセッサとデータ記憶手段との間でデ
ータの流れを制御し、プロセッサと状態マシン手段との
間でデータ記憶手段へのアクセスを調整するアクセス制
御手段とを具備しており、状態マシン手を父のデータパ
イプラインがプロセ２すがデータ記憶手段をアクセスし
ているこれ等の時間の闇、データ記憶手段と共通バスと
の開で交換されるデータに適応するように、状態マシン
手段とプロセッサとの間で交互にデータ記憶手段にアク
セスする。

毘Ｕ 第１図はバス２１とプロセッサ２２との間でインターフ
ェースするバスインターフェース２０の適用を示してい
る。バス　インタフェース２０とバス２１との間のアク
セスはバス２３を介しており、バス　インタ−７エー人
２０とプロセッサ２２との開のアクセスはバス２４を介
している。

バッフ７メモリ２６はＲＡＭ（？ングム　アクセスメモ
リ）が含まれており、且つバス　インターフェース２０
の制御の下にデータの一時的な記憶を提イ共する。バス
インター７二−ス２０１土データバス２７お上りアドレ
スバス２８を介してバッファメモリ２６に連絡している
。

第２図はバスインターフェース２０をさらに詳細に示す
、第２図かられかるように、バス　インターフェース２
０をインターフェースするアクセスバス２３とバス２ｉ
（ｇｉ図）は６つのバスとり一ド４５を具備している。

これらの６つのバスはテ゛−タ出力バス３１．ポーリン
グバス３２．ｒＤババス３．データ入力バス３４．制御
バス２５およゾ３０である。

バスインク−７エース２０およびプロセッサ２２を接続
しているアクセスバス２４（第１図）は２つの主要なバ
スと幾つかの制御リードを具備している。アクセスバス
２４における該２つの主要なバスはアドレスバス３７と
双方向データバス３８である。バス２４における他の信
号はり一ド／ライト　ライン：（９，アク／レッジ（ａ
ｃｋｎｏｗｌｅｄｇｅ）ライン４０．チップセレクト　
ライン４１である。

プロセッサインターフェース４２はプロセッサ２２（第
１図）をバスインターフェース２０にアクセスするため
の制御回路を含む。チ・？ブセレクト　２イン４１の信
号（Ｃ８ＩＮ）はプロセッサ２２（第１図）がバス　イ
ンターフェースの位置する領域をアドレスするときにロ
ー（ｌｏｗ）となる。

プロセッサ２２はバスインター７二−ス２０があるアド
レス　スペースの領域をアクセスするときに、ライン４
１のチップセレクト信号が発生することに注意すべきで
ある。ライン４１上に信号を生成するためのアドレスの
コード化はインターフェース２０の外部でなされる。４
つのアドレス　ビット（バス５９上の）はバス　インタ
ーフェース２０の領域がアクセスされていることを指示
するようにデコードされる。

アクセスが完成すると、アク／レッジ　ライン４０上の
信号ＤＴＡＣＫＯがプロセッサ２２に戻される。プロセ
ッサ２２がアクセスを終わると、チップセレクト　リー
ド４１上の信号Ｃ３ｌＮはハイ（ｈｉｇｈ）になるーそ
こで、信鋒ｒ’）ＴＡＣＫ（’）ｉ士オフとなる。プロ
セッサのアクセスは２つのバスクロックＭＣＬＫおよび
５ＣＬＫ（両方とも第１２図に示すように、２．５６Ｍ
Ｈｚの周波数を有する）に同期していることに注意すべ
きである。また、幾つかの位置（ｌｏｃａｔｉｏｎｓ）
に対して、それはバスインターフェース２０に所望の効
果を起こす１つのライト（ｗｒｉｔｅ）アクセスをする
工程（ａｃＬ）だけであることに注意すべきである。こ
の場合、データの値は実際に書き込まれない。

バッファメモリ２６へのアクセスはプロセッサインター
７二−ス４２のＩｎｌ路によってプａセγす２２および
バス２１の両方に対して処理される。

バッファメモリ２６のＲＡＭメモリを制御するライト　
イネーブル（Ｗ　Ｅ　Ｌ　Ｎ　、Ｗ　Ｅ　ＨＮ　）およ
び出力イネーブル（ＯＥ　Ｎ　）信号は第１３図に示さ
れているようなタイミングを有する。／ずス２１１こ対
するすべてのアクセスデータはワード　モード（すなわ
ち、一度に１６ビツト）になるであろう。従って、信号
Ｗ［ＥＨＮおよびＷＥＬＮの両信号はバッファメモリ２
６【こデータを１１ｔき込むときにアクテイブ（すなわ
ち、ロー）になる。それはまた、プロセッサ２２がバッ
ファメモリ２６にワードモード　アクセスする場合にも
そうなるであろう。プロセッサ２２がバッフ７メモリ２
６に１バイトだけ書き込むならば、ＷＥＨＮまたはＷＥ
ＬＮはアクティブになるが、両方がアクティブにならな
い（！＠１２（図参照）。

データ　マルチプレクサ４３はバッファメモリ２６＊た
はバスインターフェース２０の他の位置から読み出すデ
ータを制御する。アドレスノ〈ス６８上のくバス３７か
ら出る）アドレスビット１５および１４はマルチプレク
サ４３を通った４つのデータソースのいずれかを選択す
る。プロセッサインターフェース４２からの制御バス４
４上の制御信号は虫た、データマルチプレクサ４３を制
御するのに使用される。

アドレスマルチプレクサ４６はバッファメモリ２６に適
切なアドレスを印加するために使用される。マルチプレ
クサ４６はバッファメモリ２６に印加されるべき３つの
アドレス　ソースのうち１つを選択するために使用され
る。この３つのアドレスはアドレスバス３７．バス４７
の信号ＴＸＡＤＲまだはバス４８の信号ＲＸＡＤＲであ
る。

書き込みデータ　マルチプレクサ４９はバッファメモリ
２６と連絡しているデータバス２７に適切なデータを印
加するために使用される。マルチプレクサ４９はバッフ
ァメモリ２６に印加されるべき３つのデータ　ソースの
うち１つを選択するために使用される。３つのデータ　
ソースはマイクロプロセッサ２２からの（バス３８上の
）データ、（受信データバス３６上の）データおよびＢ
ＹＴＥＣＮＴと呼ばれている（バス３５上め）データで
ある。

バッファ管理（ｍａｕａｇｅｗｅｎ　ｔ　）回路５１は
バッファメモリ２６を管！！！または制御する回路を含
んでいる。バス　インターフェース２０の好ましい実施
例において、バッファメモリ２６は各２にバイトのＲＡ
Ｍメモリを含む、記憶バッファ２９と集合的に呼ばれて
いる８つの個々の記憶パ、７７２９ａないし２９ｈを具
備している。インク７エースのワード　モードの性質上
、８バツフア　スペースまでの各２にバイトは１６ｍで
ＩＫバイトとしてメモリ２６に配列されている。バラフ
ッ管理回路５１の動作の詳細は後でもっと詳細に論述す
る。

伝送状態マシン（Ｔ　ｒａｎｓ＊ｉｔ　　５ｔａｔｅ　
　ｍａｃｈｉｎｅ）５２は伝送制御回路およびパイプラ
インを含む。

プロセッサ２２は１バツク（ｐａｃｋｅｔ）でバッファ
メモリ２６内の伝送バッファ２９が満たされたとき、状
態マシン５２内のバイト　カウント　ラッチ９３に該パ
ックのバイト数に等しい値を書き込む。次にバス　イン
ターフェース２０は信％ＴＸＰＴＲＯ，ＴＸＰＴＲＩ、
”ｌ”ＸＲＤＹのＪ切１’、ｔ”値を書キ込むことによ
ってそのパックを伝送する準（１ｆｉ（ｐｒｉｍｅ）さ
れることができる。

伝送状態マシン５２における回路はバッフ７メモリ２６
へのアクセスの要求をし、（バッフ７メモリ２６へ）ア
クセス許可を処理し、（制御バス２５および２５ａを介
して）他のモジュールからの制御信号（ＲＲＤＹＩ）の
流れに応答してバス２１に接続された（図示しない）そ
の他のモジュールへのデータの伝送を制御する。

受信状態マシン５３は受信制御回路とバイブラインを含
んでいる。状態マシン５３の制御回路１０１がパックの
初めでバス　インターフェースのアドレスを認識すると
、ＲＡＣＫＯおよびＲＲＤＹＯ信号が発生しパックを受
信していることを通知するために、パックの送られてい
るバス２１上のモジュールに送る。バッファ管理回路５
１におけるブッ）　（ｐｕｔ）ポインターは現在のパッ
クが完成した後、新しい受信バッファを選ぶように増分
する。バイトは受信されるに伴ってバッフ７内にワード
として（すなわち、１６ビツトで）記憶される。カウン
タ１０２はいかに多くのバイトが受信されたかの記録を
とる。

状態マシン５３はバッファメモリ２６ヘアクセスを要求
し、（バッファメモリ２６への）アクセス許可を処理し
、制御バス３０および３０ａを介して、バス２１上の伝
送しているモジュールからの制御信号Ｅすなわち、ＸＤ
ＶＴ：伝送データの有効性（ｔｒａｎｓｍｉｔ　ｄａｔ
ａ　ｖａｒｉｄ）］の流れに応答する。受信状態マシン
５３はまた、受信データパイプライン１０３を含む、パ
イプライン１０３の機能は後でより詳細に説明する。

ＣＲＣ回路５６はＣＲＣの値を計算し記憶する回路を含
んでいる。プロセッサ２２はバッフ７メモリ２６のいか
なる位置も読みだし、または書き迅みがでトで、回路５
６が（図示されない）制御信号によってディスエーブル
（ｄｉｓａｂｌｅ）されないならば、データはこの回路
を通って結果的に得られた１６のビット値はレジスタ１
０４に記録される。

プロセッサ２２はまた、レジスタ１０４を読みだし、ま
たは直接そこに新しい値を書き込む。

タップ（ｔａｐ）制御回路５７はリセット回路およびバ
ス　インターフェース識別回路を含んでいる。

また、バス　インタフェース内の種々の情報およびステ
ータス（ｓｔａｔｕｓ）ビットがどのようにプロセッサ
によって読み出されるためにどのように分類されている
かを表している。

伝送状態マシン５２および受信状態マシン５３からバッ
ファメモリ２６へのすべてのデータアクセスはワード　
モード（すなわち、１６ビツト）で行なわれるが、プロ
セッサ２２はバッファメモ！７２６からのデータをワー
ド　モード（すなわち、１６ビツト）またはバイト　モ
ード（すなわち、８ビツト）のいずれかでアクセスでき
る。＊た、プロセッサ２２１こよるバスインク７エース
２０内のいずれか他の位置のアクセスはワードまたはバ
イト　モードで行うことができる。このように、バスイ
ンターフェース２０は８ビツトおよＣ／　１６ビツトの
マイクロプロセッサのいずれにもインターフェースされ
得る。

！８６図１＊バス　インター７ヱース２０へのプロセッ
サ２２のアクセスのための制御回路を含むプロセッサイ
ンター７二−ス４２を表す。応答回路５８はアクセスに
対する応答を発生する回路を含む。チップセレクト　ラ
イン４１上の信号Ｃ３ｌＮはプロセッサ２２が、バス　
インターフェース　アドレスのすべてが位置ずけられて
いるプロセッサの７ドレス　スペースにおける領域をア
ドレスするときに（ＨＥ　Ｘアドレス３７ＸＸＸＸ。

この場合、Ｘは任意のヘキサデシマルデジットも表わす
）、ロー（ｌｏｗ）になる、バス５９上のアドレスビッ
ト１５およ１１４はバス　インターフェース２０の主要
な領域がアクセスされることを指示するためにデコード
され、アドレス　ビット１３および１２（バス５９上の
）は特定の位置がアクセスされでいること指示する。バ
スインタフェース　アドレス位置の例は：バッフＴメモ
リ２６に対してＨＥ　Ｘ　３７００００ないし３７３Ｆ
ＦＦ：状態ワードに朗してＨＥ　Ｘ　３７４０００；　
ＣＲＣＩ／ジスタの書き込みに対してＨＥ　Ｘ　３７０
０００である。

アクセスを完結すると、アクノレツジ　ライン４０上の
信号ＤＴＡＣＫＯはハイ（ｈｉｇｈ）なるまでアサート
され（ａｓｓｅｒｔｅｄ）、プロセッサ２２に戻される
。それからで、プロセッサ２２はチップセレクト　リー
ド４１上の信号ＣＳ　Ｉ　Ｎをハイ（ｈｉｉｌ＋）にし
て７り七スを終了する。それは次に信号Ｄ　ＴＡＣＫＯ
をオフする（すなわち、ロー状態に戻る）、。

プロセッサのアクセスは第１２図に表された２つのバス
　クロックＭ　Ｃ１，、ＫおよびＳ　ＣＬ　Ｋに同期し
ていることに注意すべきである。

デコーダ回路６１はバッファメモリ２６を除くすべての
バス　インタフェース位置への書き込みアクセスをデコ
ードする３幾つかの位置に対しては、バス　インターフ
ェース２０において望ましい効果を生ずる書き込みアク
セスを行なう工程が簡ｉＨになることに注意すべ外であ
る。これらの場合に、データ値が実際に書き込まれるこ
とはない。

応答回路５８とデコーダ回路６１とを相互接続するバス
６２上の情報は、それらの補数（ｅｏｍｐｌｅ鎗ｅｌｌ
ｔｓ）と−緒に、アドレスバス５９から発生するアドレ
ス　ビット１２および１３をＪ％＠していることに注意
すべきである。

バッファ　アクセス回路６３は、プロセッサ２２、デー
タ出カバス３１．データ人力バス３４のために、バッフ
ァメモリ２６（第１図）へのアクセスを処理する。マル
チプレクサ４９を制御するで）か込みイネーブル（ＷＥ
ＬＮ、Ｖｔ／ＥＨＮ）イざ号はバッフＴ　アクセス回路
６３によって発生される。入力バス３４がらのデータに
対するすべてのアクセスはワード　モードであり；従っ
て、バッフｒｌモ１１２６にデータを書き込むときに、
ＷＥＨＮおよびＷＥＬＮの両信号はアクティブ（すなわ
ち、ロー）となる、それはまた、プロセッサ２２がバッ
ファメモリ２６をアクセスするワード　モードをつくる
場合にもなる。もしも、プロセッサ２２がバッファメモ
リ２６に１バイトだけを書き込むならば、ＷＥＨＮ＊た
はＷＥＬＮがアクティブになるが、ＷＥＬＮは書き込み
に対してメモリ２６の１バイトをアクティブにし、ＷＥ
ＨＮは他をアクティブにする（すなわち、２つのバイト
は１つのワードを構成している）ために、両方ではない
。

最もＳＡ要でないアドレス　ビット（すなわち、プロセ
ッサ２２からのビット０）は、アクセスがワードの上位
バイトかまたは下位バイトであるのかを指示するために
バッファ　アクセス回路６３によってデコードされる。

アクセスはバッフ７　アクセス回路６３からの信号ＷＥ
ＬＮ、ＷＥＨＮまたはＯＥＮによって指示される。

インターフェース４２は裁定（ａｒｂｉｔｒａｔｏｒ）
回路６０を含んでいることにも注意すべ軽である。裁定
回路６０の要部は、その状態がプロセッサ２２（１１図
）または伝送および受信バス２１がバッファメモリ２６
をアクセスするかどうかを指示する７リツププロツプ６
５である。

最初にバス　インターフェース２０がループパックを実
行していない場合を考える。ループパックはそれ自身で
（すなわち、目的地アドレス、インター７エスを始める
アドレスのようなパックキャリア）、受信のためにバス
２１上に１パツク伝送させることによって、バス　イン
ターフェース２０をテストするための手続きであること
に注意すべきである。ループパックを゛行うことは、プ
ロセッサ２２がループパックのためにバス　インターフ
ェース２０を準備しくｐｒｉｍｅ）、受信器が認識する
ために伝送されたパックの最初のバイトにバス　インタ
ーフェース自身のバス　アドレスを置くことを必要とす
る。

裁定の７リツプ７ＥＩＦフプ６５は、通常、伝送状態マ
シン５２または受信状態マシン５３のどちらがアクティ
ブになりメモリ２６のアクセスを要求していても、アク
セスを与える状態にある。プロセッサ２２が、バス　イ
ンターフェース２０がバッファメモリ２６内にあると認
識する位置をアドレスするときに、裁定面ｗｔ６０への
入力回路は通常７リツプ７０ツブ６５を、プロセッサ２
２にアクセスを与える状態に変化せしめる。論理は、７
リツプ７０ツブ６５を伝送および受信状態マシン５２お
よＶ５３のそれぞれを元に戻すようにアクセスする萌に
、クロックＭＣＬＫの１サイクル間この状態をとどめて
おくことである。プロセッサ２２のアクセスに対するこ
の１クロツク　サイクル間、伝送および受信状態マシン
５２および５３のそれぞれはバスデータ速度を保つよう
にデータパイプライン（受信または伝送）使用する。

裁定回路６０が処理する他の場合は、バスインターフェ
ース２０がループパック　モードに置かれているときで
ある。ループパックのパックが送信され受信されるとト
に、伝送およゾ受信回路の両方（すなわち、状態マシン
５２および５３）がバッファメモリ２６のアクセスを必
要とする。これはプロセッサ２２がバッファメモリ２６
にアクセスする時間を許さない、プロセッサ２２はそれ
故、バスインターフェース２０をループパックモードに
置いた後で、バッファメモリ２６をロックアウトする。

裁定回路６０は、ループパックモードで、伝送状態マシ
ン５２と受信状態マシン５３との闇を裁定する。これは
伝送状態マシン５２からの要求をデートすることによっ
て達成され、裁定回路６０にあたかもプロセッサ２２の
要求の応答であるようにさせる。それから裁定回路６０
は、ちょうどループパック　モードにないときのように
機能して、交互に２．ＩＩみの伝送および受信回路をア
クセス許可できる。

＄７図は、プロセッサ２２がバッファメモリ２６または
バスインク７二−ス２０上の他のロケーシａンからデー
タを読み出すと外のデータ経路を示す。バス６８上のア
ドレス　ビット１５およ（／１４は４つのデータ　ソー
スの中のどれがマルチプレクサ４３を通るかを選択する
。４つのデータ　ソースは第７図に示されている。それ
らは、バス７１上のステータスデータ、バス７２上のＩ
Ｄデータ、バス７３上のＲＡＭデータ、バス７４上のＣ
ＲＣデータである。データマルチプレクサ４３の実際の
多重化はマルチプレクサ回路７６によって達成される。

マルチプレクサ７６の出力はバス７７上を出力レジスタ
回路７８に運ばれる。

出力レジスタ回路７８の上位および下位のバイトは、第
６図のプロセッサインターフェース４２からのバス４４
上の信号によってアクティブになる。、ｊｔらの信号＋
！ＨＩ、ＬＯ，ＲＤＳＴＢ、Ｒ／Ｗ、ＬＣ８Ｉと呼ばれ
る。多重化されたデータはデータバス３８上の出力レジ
スタ回路７８から出力される。

第４図は供給される３つのアドレスのうち１つを選び、
選択されたアドレスをバッフ７メモリ２６に供給するア
ドレス　マルチプレクサ４６を示す。アドレスの３つの
うちの１つは、アドレスマルチプレクサ４６の１部であ
るマルチプレクサ回路８１によって選択される０選ばれ
たアドレスはバス８３を介してレジスタ回路８２にラッ
チされる。選ばれる３つのアドレスは、アドレスバス３
７上の（プロセッサ２２からの）アドレスＡＤＨｌ、パ
ス４７上の（伝送状態マシン５２からの）アドレスＴ　
Ｘ　Ａ　Ｄ　Ｒ、アドレスバス４８上の（受信状態マシ
ン５３からの）アドレスｒ（ＸＡＤＲである０選択は信
号ＡＤＳＥＬＡおよびＡＤＳＥＬＢによってなされる。

第３図は、印加される３つのデータ　ソースの１つを選
択し、選択されたデータ　ソースをバス２７に、結果的
にバー／　７　ｒ−メモリ２６に印加する書き込みデー
タ　マルチプレクサ４９を示す。

アドレスの３のソースの１つがデータ　マルチプレクサ
４９の１部であるマルチプレクサ回路１０６によって選
択される。選択されたデータはバス１０８を介してレジ
スタ回路１０７にラッチされる０選択されるデータの３
つのソースは、（プロセッサ２２からの）バス３８上の
データ、（受信状態マシン５３からの）バス３６上のデ
ータ、ＢＹＴＥＣＮＴと呼ばれているバス３５上のデー
タである。

第１０図はバッファメモリ２６を管理する回路を含むバ
ラフッ管理回路５１を示す。バス　インタフェース２０
の好虫しい実施例において、バッフ７メモリ２６は８つ
の記憶バッフｙ２９ａないし２９］１を具備し、各バッ
ファは２にバイトのＲＡＭメモリを含んでいる。インタ
ーフェースのワード　モード特性買上、８バツフ７　ス
ペースまでの各２にバイトは１６＊での各ＩＫバイトと
してメモリ２６に配列されている。

プロセッサ２２（第１図）は、バッファメモリ２６にお
ける記憶バッフＴ２９が伝送および受信のために割り当
てられる方法を制御する７リツプ７０ツブ８４に（ＲＢ
　Ｆ　４として参照される）ビット値を設定できる。ピ
ッ）ＲＢＦ４がＯに等しいならば、バッファメモリ２６
に６つの受信バッフＴ２９と２つの伝送バッファ２９が
ある。ＲＢＦ４が１に等しいならば、バッファメモリ２
６に４つの受信バッファ２９と４つの伝送バッファ２９
がある。たとえ、パックが通常全部のバッファを満たし
ていなくとも、各２にバフ７Ｔ２９に記載された１つパ
ックだけであることに注意すべきである。各パックは、
長さにおいて、２バイトから２０４６バイトのどの範囲
でもよいことに注意すべきである。

プロセッサ２２は２または４の伝送バッフ７２９の中の
どれが伝送バッフＴ管理回路８７のレジスタ８６に３ビ
ツト値を書き込むことによってデータ伝送のために伝送
状態マシン５２によって使用されるべきかを制御できる
。レジスタ８６への３ビツト値入力はバス３８のピッ）
　８，９．１０で成り立っている。レジスタ８６の出力
は３つの信号ＴＸＰＴＲＯ，ＴＸＰＴＲＩ、ＴＸＲＤＹ
で成り立っている。ＴＸＲＤＹはデータ伝送のためにバ
ス　インターフェース２０を実際に準備させる（ｐｒｉ
ｍｅｓ）ビットである。

受信バッファ′Ｉ７哩回路８８は受信状態マシン５３が
バッフアメそり２６の４または６受信バツフア２９をバ
ス３４からの入り（ｉｎｃｏｍｉｎ）ｙ）データ　パッ
クでどのくらい満たすかを制御する。レジスタ８９に含
まれる“プツト　ポインタ（ｐｕｔ　ｐｏｉｎｔｅｒ）
”は次に満たされるまたは現在溝たされているバッファ
メモリ２６の受信バッファ２９のアドレスを示す値を有
する３ビツト　ポインタである。該プツトポインタの出
力ビットはＰＰＯ，ＰＰＩ、ＰＰ２で表される。プツト
　ポインタ値は受信状態マシン５３によって新しいパッ
クの受信が終わる毎に変えられる。

“デッド　ポインタ（ｇｅｔ　ｐｏｉｎｔｅｒ）″′６
３ビットポインタであり、レジスタ９１に含まれている
。

ゲット　ポインタはプロセッサ２２によって空にされて
いるバッフ７メモリ２６における次の受信バッファ２９
のアドレスを示す値を有する。ゲット　ポインタ　レジ
スタ９１のビットはＧＰＯ，ＧＰｉ、ＧＰ２で表される
。ゲット　ポインタ値はプロセッサ２２によって、バス
３８を介して任意の３ビツト敗に設定されることができ
る。信号ＧＰＯ，ＧＰＩ、ＧＰ２はバッファ管理回路５
１の内部で使用されることに注意すべきである。プツト
ポインタおよびピット　ポインタはまたステータスビッ
トと呼ばれることがでさることに注目されたい。ブッＦ
　ポインタはバッファメモリ２６内の受信バッファ２９
がパックで満たされるに従って増分し、そしてそれは最
後に最も上位の有効受信バッフｙ２９（ピッ）ＲＢＦ４
の状態によって、４番目または６番目のいづれか）のア
ドレスに達する。次にそれが変化して、最も下位の受信
バッファ２９を指示するように変わる。これはバスイン
ターフェース２０が循環列（ｃｉｒｃｕｌａｒ　ｑｕｅ
ｕｅ）としでバッファメモリ２６の受信バッファ２９を
使用することを意味する。バス　インターフェース２０
はプロセッサ２２によっていかなる干渉もなく、多くの
パックを受信できる。プツト　ポインタが循環列の周り
に増分するので、もしゲットポインタ値がプロセッサ２
２によって変化しないならば、プツト　ポインタは最後
にはゲット　ポインタに追い付（（ｃａｔｃｈ　ｕｐ）
ことになるであろう。

プツト　ポインタ値がゲット　ポインタ値に等しいとき
に、すべての受信バッファ２９はフル（ｆｕｌｌ）であ
る。バラフッ管理回路５１は、これ以上パックが受信さ
れないことが確かであるとき、リード１２２上に信号（
ＢＵＦＵＬ）を受信状態マシン５３に提供する。

レジスタ９２は、受信インターラブド（ＲＸＩＮＴＮ）
をプロセッサ２２へ発生するためにレジスタ８９のプツ
ト　ポインタと一緒に動作する“インターラブド　ポイ
ンタ”と呼ばれる他の３ビツトポインタを含む。プツト
　ポインタとインターラブド　ポインタが等しくないと
きに、受信インターラブドはアクティブ（すなわち、ハ
イ）である。

プロセッサ２２は、インターラブド　ポインタを増分し
、インターラブド　ポインタとゲット　ポインタが等し
くなるまで、一度に１つのカウント位置（要求されたデ
ータのない）をアクセスすることによって各パックの受
信を認める（ａｃｋｕｏｍｌｅｄｇｅ）ことができ、そ
れによって、受信インターラブドをクリアする。インタ
ーラブド　ポインタはプツト　ポインタが適切なアドレ
ス（ＨＥＸ　　ＦＸＸＸでＣＬ　ＲＸ　Ｉ　Ｎ　Ｔ）に
書き込みアクセスを行うことによって行なわれるような
循環式に（ｉｎ　ｃｉｒｃｕｌ＋１１＋　ｆｕａｌ＋；
ｎｎ）ｌ雫Ｕいプｔｍ＋中スーインターラ７９トポイン
タもまたステータスビットと呼ばれることができること
１こ注目されたいゆ 第９図は伝送状態マシン５２のさらに詳細を示す。プロ
セッサ２２がバッファメモリ２６内の伝送バフ７ア２９
をパックで満たしたときに、それはバイト　カウント　
ラッチ９３にパックのバイト数に等しい値を書き込まな
ければならない。この値はデータバス３８を介してラッ
チ９３に印加される。バス　インターフェース２０は信
号ＴＸＰＴＲＯ，ＴＸＰ’ｌ”Ｒ１，ＴＸＲＤＹのｆｉ
切な値を書き込むことによってそのパックを伝送させる
ように準備をさせる（ｐｒｉｍｅ）ことができる。

信号ＴＸＲＤＹは伝送処理をトリがする実際の信号テア
ルウ信号Ｔ　Ｘ　Ｐ　Ｔ　ＲＯオ、１：　Ｖ　”ｒ’　
Ｘ　Ｐ　Ｔ　Ｒ１は、伝送状態マシン５２がバッフ７２
９からデータを読み出すときに、バッファ２９のどれが
２つの最も有意な（ｓｉｇｎｉｆ　１ｃａｎｔ）アドレ
ス　ビット値を提供することによって送られるべきパッ
クを含むかを選択する。

伝送状態マシン５２の伝送回路９４は通常の方法で出力
バス３１に対するアクセスをさがす、このように、それ
は信号ＰＡＣＫＯを７サー）　（ａｓｓｅｒｔ）Ｌ、デ
ータ出力バス３１が有効であることを示すＤＢＳＹＯが
不活性（ｉｎａｅｔｉｖｅ）となるのを待つことによっ
て、リード１１４上のアクティブ番こしている信号ＰＯ
ＬＬＨによって示された、ポーリングバス３２上の１つ
のボールに応答する。

回路９４は、それからバス２１上に信号ＤＢＳＹＯをア
サートする信号を発生し、結果としてノイス３１を介し
てデータを送り、パックが完成するかまたはバス２１か
らのＲＡＣＫＯ信号がノ（ツクを送ることができないこ
とを示すときに、データ出力バス３１を解除する。

伝送を開始すると、インターフェース２０はデータバス
３１上にパック行き先アドレスを置き、ポーリングの再
間を許すために信号ＰＡＣＫＯを否定し、バス３１上の
行き先アドレスが有効であることを示すためにＸＤＶ　
Ｉをアサート（有効データの伝送）する。さらに、伝送
はその目的地が信Ｊ！ｆＲＡｃＫＯお上（／ＲＲＤＹＩ
を戻すまで遅延される。

データワードがバッファメモリ２６から読み出されると
、伝送状態マシン５２の一部であるカウンタ９６はどの
位のバイトが送られたかを記録する。該カウント（すな
わち、カウンタ９６の出力である信号ＢＣＥＱ）がバイ
ト　カウント　ラッチ９３の値と等しくなり最後のバイ
トが流れの制御なくうまく送られると、ＤＢＳＹＯ信号
はパックの終わりを知らせる信号を放つ。インターラブ
ド信号は、プロセッサ２２に伝送の終わりを指示するた
めに、プロセッサ２２に送られる。

伝送回路９４は、バッファメモリ２６へアクセス要求を
し、メモリ２６へのアクセス許可を処理して、以下の第
１４図に表したバイト方法（ｂｙｔｅｓｉｓｅ）状態マ
シンの様式で繰作することによってバス２１に接続され
た他のバスインターフェースの受信するモノエールから
の制御１６号の流πに応答する。バイトはバフ７Ｔメモ
リ２６のアドレスによって番号付けされている°ことに
注意すべきである。アドレス０００，００２．００４な
どに記録されているバイトは偶数バイトとして参照され
、アドレス００１．００３，００５などにストアされで
いるバイトは奇数バイトとして参照される。

第１４図において記号及びその意味は下記の通りである
。

記ｉ　　　　　　　　　　　　　ＬＬ アイドル・・・・・　最初の状＠、ＲＡＭアクセスが準
備され得られた後で、 最初の移行が起こる。

現在の伝送・・・・　現在のバス上の偶数番目の偶数　
　　　　　　　バイト。要求はアクセスのために成され
る。

現在の伝送・・・・　現在のバス上の奇数番目の奇数又
は空　　　　　バイト。パイプラインはアクセスの前の
要求が打ち消 されたので空である。要求 拳 はａｔ続し、許可されること になる。

現在の伝送・・・・　現在のバス上の奇ＷＬ＠目の春Ｌ
　Ｍ　Ｉ十＃　＋ｂａ　　　　　　ｎｄメノー　　ｈｚ
ノゴうス”／　ｌ＋７クセスの前の要求が許可さ れるので満ちている。アク セスの要求は成されない。

Ｖ／Ｖ　　・・・・・　アクセス要求の許可／不許可。

ＦＣ／ＦＣ・・・・　流れ制御の受Ｍ／受信なし。

本　　　　Ｑ・◆・　アンド 十　　　　１１　オア 伝送データパイプライン９７について述べる。

１つの偶数番目のバイトが現在出力バス３１上にあると
き、伝送状態マシン５２は常にバッフ７メそり２６から
同時に１つのワード（すなわち、２バイト）を読み出す
ためにパイプライン９７にもう１つのバイトがいつもあ
する。このように、アクセスの要求はこの時（すなわち
、信号ＴＲＥＱ；伝送要求）にアクティブである。アク
セスが許可されないならば、他の（すなわち、奇数番目
の）バイトが伝送されている次のクロックサイクルにお
いて、パイプラインは空である。アクセスの要求はアク
ティブ（すなわち、実行）を持続するが、１つのアクセ
スが保証されている。この時に読み出される新しいデー
タワードにおいて、１つのバイトは次のクロックサイク
ルで直ちに伝送され、他方のバイトはパイプライン９７
にストアされる。

パイプライン９７は直列に接続された２つのラッチを具
備し、直列に２つのバイトをストア′？きる。

もし、１つの偶数番目のバイトが現在データ出力パス上
に有るときに、アクセスの要求が許可されたならば、奇
数番目のバイトが次のタイムスロットで伝送されるとき
に、パイプライン９７は２つのバイトがそこにストアさ
れるであろう。

このように、バッファメモリ２６および伝送状態マシン
５２のデータパイプライン９７へのワードモード　アク
セスの配列は伝送状態マシン５２にいつも最大速度で（
すなわち、すべての２．５６ＭＨｚクロックのすべての
サイクル中に１バイト）送ることを許容する。もし流れ
制御信号（すなわち、ＲＲＤＹ　Ｉは表れない）が１つ
のパック中に受信されたならば、伝送シーケンスに不利
な影響はしないが、むしろ“休憩室”をあた九ることに
注意すべきである。

第５図の受信状態マシン５３はについて述べる。

制御回路１０１がパックの始めにパスインターフェース
のアドレスを認識すると、信号ＲＡＣＫＯおよびＲＲＤ
ＹＯが発生し、パックが受信されていることの通知する
ため該パックを送っているノずス　２１に接続された他
のバス　インターフェースの受信モジュールに送る。“
プツト　ボイタ”（すなわち、９１０図からの信号ＰＰ
Ｏ，ＰＰＩおよびＰＰ２）はすでにバッファメモリ２６
の新しい受信バッファ２９を指示する値を有する。受信
データバイトは受信されるとバッファ２９にワード（す
なわち１６ビツト）としてストアされるであろう、カウ
ンタ１０２は受信された多くのバイトのトラックを保持
し、含まれている特定のバッファの最後のワードでパッ
クの終わりにパス３５上にそのカウントを出力する。

信号ＲＡ　ＣＫ　Ｏ（Ｒｅｃｅｉｖｅｒ　Ａ　ｃｋｎｏ
ｗｌｅｄｇｅ）は、インタフェース２０がそのアドレス
がデータ入力パス３４上の１つのパックの最初のバイト
（まなは、目的地のアドレス）と一致することを認識す
るときに、発生する。もし、インタフェース２０が１つ
のパックを受信すると、（パス３０上に）信号ＲＡＣＫ
Ｏを゛現すことによって応答するであろう。インター７
１−ス２０は、すべてのバッファが一杯で１つのパック
も受信できないか、リセットされ、またはバス２１に接
続されないな４ば、信号ＲＡＣＫＯを現さないであろう
。

信号ＲＲＤ　Ｙ　Ｏ（Ｒｅｃｅｉｖｅｒ　Ｒｅａｄｙ）
はパス３４上の１つのパックを受信するときインター７
１−ス２０によって（バス３０上に）現れて、データバ
ス３４上の現在のバイトを受は入れる用意があることを
指示する。インターフェース２０は常にパスデータ速度
を維持することができるので、信号ＲＲＤＹＯは一度イ
ンター７エース２０がパックを受信し始めると常に現れ
るであろう。

パックが終わると、受信パイプライン１０３に残ったい
かなるバイトもバッファメモリ２６の次の位置にストア
される。そこで、（カウンタ１０２からの）パイｔ　カ
ウントＲＹ　Ｔ　１１′（”、　Ｎ　Ｔ　ｌ＋　９　Ｑ
ｈを通って特定のバッフ７２９ａの最も上位の位置にデ
ータ　ワードとしてストアされる。プロセッサ２２は（
バス２７を介して）バッファメモリ２６の最も上位の位
置からパックの長さを読み取り、要求があったときにバ
ッファメモリ２６から正確なバイト数を空にする。

制御回路１０１はバッファメモリ２６にアク′セスを要
求し、メモリ２６へのアクセス許可を処理して、以下の
第１５図に表されたようなバイト方法の状態マシン様式
で操作することによってバス２１に接続された他のバス
　インターフェースの伝送モジュールからの流れ制御信
号（すなわち、ＸＤＶＩは現れない）に応答する。

第１５図において記号と意味の関係は下記の通りである
。

肚　　　　　　　　　　　　　意」（ アイドル、予想さ・・初期状態。状態はまた、バれる偶
数、空　　　　イブラインが空になって偶数バイトが予
想されるときは いつでも始まる。

予想される奇数・・偶数バイトが受信され奇数バイトが
バスから予想される。

予想される偶数・・状態は奇数バイトが受信され充満　
　　　　　　で偶数バイトがバスから期待され、曲のア
クセス要求が打 ち消された時に始まる。要求 は継続し許可されることにな る。

Ｖ／Ｖ・・・・・・アクセス要求の許可／不許可。

ＦＣ／ＦＣ・・・・流れ制御の受信／受信なし。

木　・φ・・・・・アンド 受信パイプライン１０３の操作をいくらか詳細に述べる
（注：パイプライン１０３は２つのバイトをストアでき
る）。偶数バイトがデータ入力バス３４から受信されて
奇数バイトが予想されるときに、アクセスの要求がなさ
れる。このアクセスの要求は信号ＲＲＥＱを介して受信
状態マシン５３によって裁定回路（ａｒｂｉｔｒａｔｏ
ｒ）　６０がおこなう。

もし、裁定回路６０が要求を許可しないならば、奇数バ
イトはパイプライン１０３にストアされ、アクセスの要
求は次のクロックサイクルに継続するであろう。要求が
そのときに許可されることは確実であり、パイプライン
１０３には３番目のバイトがパイプライン１０３に置か
れる間に２つのバイトが空になっているであろう。要求
が許可されないならば、それはアクセスがプロセッサ２
２に与えられなかったからであることに注意すべきであ
る。プロセッサ２２は引き続いて２つのアクセスが許さ
れないので、次のアクセスは、もしアクティブであるな
らば、確かに受信状態マシン５３に対して有効である。

もし、偶数バイトが受信されて奇数バイトが予想される
ときに要求が許可されたならば、両方バイトはバッフ７
メモリ２６にストアされてパイプライン１０３はすべて
からになるであろう。

バッファメモリ２６と受信パイプライン１０３との間の
ワードモードアクセスの配列は受信状態マシンに常に最
大速度（すなわち、２．５６ＫＨｚクロツクのサイクル
毎に１バイト）でデータ入力バス３４からのデータを受
信することを許容する。

流れ制御信号（すなわち、ＸＤＶＩは現れない）がパッ
ク内に受信されないならば、それらは受信シーケンスに
逆の影響を与えることはないが、むしろ“休息室（ｂｒ
ｅａｔｈｉｎｇｒｏｏｍ）″を与えることになる。

第１１図はタップ制御回路５７のボーリンングおよびリ
セット回路１１１と認識回路１１２を示す。

もし、２．５６ＭＨｚクロック（ＭＣＬＫ）の与えられ
たサイクル中に、リード４５上の（バス２１上の図示さ
れていない、コントローラを始動する）ボールストロー
ブ（Ｐ　Ｓ　）信号がバス２１上に現れるならば、ポー
リングバス３２上の値はボールまたはリセットを指示す
る。その２つはポーリングバス３２の最ら意味のあるビ
ット（すなわち、ビット７）の状態によって識別される
。もし、ビット７がハイ　レベル（すなわち、論理１）
であるならば、ボールを表し、ロー　レベル（すなわち
、論理０）はリセットを表す。ポーリングバス３２上の
残りの６ビツト（０から６）はボールされている、パ１
９１　Ｌｌ”滌１けグ１．１ス　蜆巾／７’ｌ　ｒｌフ
　ス・ノ々−フェース２０に対するアドレスを含んでい
る。

ポーリングはバス２１にアクセスを望んでいるかどうか
を知るためバス２１上に接続されている種々のインター
フェース２０に質問するために使用される。リセットは
プログラムが起こると、インターフェース２０を初期化
または再初期化するために用いる。

ポーリングパス３２は８つのリードを有する並列バスで
あり、７レーム当たり（各フレームは１２５マイクロ秒
）３２０のタイムスロットまたはチャンネルを有するよ
うに配列されていることに注意すべきである。

リード４５上のボールストローブ（ｐ　ｓ　）信号は（
ポーリングパス３２の）偶数のタイムスロットに起こり
、その最大の発生はすべて他の偶数タイムスロット（す
なわち、７レームあたり８０ｊＪ上にある。信号ＰＳが
アクティブであるとき、バスインターフェース２０のア
ドレスはポーリング　バス３２上にある。

ボールがバス　インターフェース２０によって認識され
、インターフェース２０がセット信号ＴＸＲＤＹを有す
るプロセッサ２２の効力によって伝送するように準備さ
れるときに、アクルッジ信号ＰＡＣＫＯが発生して、そ
れ以上のポーリングを禁止してインターフェース２０が
パックデータを送りたいバス　コントローラ（図示しな
い）に警告を出すために（図示しない）バス２１のコン
トローラに（リード２５を介して）送られる。加えて、
リード１１４上の信号ＰＯＬＬＮがアクティブにされる
。

信号ＰＡＣＫＯはインターフェース２０が実際にデータ
バス３１のアクティブユーザ（ｕｓｅｒ）となるまでリ
ード２５上に残っている。これは現在のユーザがまだデ
ータバス３１を使用している間ポーリングが起こること
による。この方法によって、次のユーザが識別されて現
在のユーザが終わるのを待つ待機モードになる。

現在のユーザが終わると、インターフェース２０（信号
ＰＡＣＫＯを現していると仮定する）は信号Ｄ　Ｂ　Ｓ
　Ｙ　Ｏ（データバスピノ−出力）を現して信号ＰＡＣ
ＫＯを解除する６、２４マイクロ秒（またはバス３２の
１６タイムスロツト）を有する。解除イ言号ＰＡＣＫＯ
はバス　インターフェース２０がデータバス　３１を使
用している量大のユーザが再スタートするためにポーリ
ング　を許す。バス２１のコントローラ（図示しない）
はこの要求を満たさないディバイスをリセットする（す
なわち、ＤＢＳＹＯを現してＰＡＣＫＯを解除する）。

インター７よ−ス２０がリセットを受信すると、すべて
のそのバス駆動部を非活性化（ｄｅａｃｔｉｎａｔｅ）
する。リセットの後、インターフェース２０は再びボー
ルされるまでリセット　モードに停どまらなければなら
ない。

第８図はＣＲＣ（ｃｙｃｌｉｃ　ｒｅｃｌｕｒ＋ｄａｎ
ｃｙ　ｃｈｅｃｋ）の発生器およびチェッカー５６を示
す。もし、プロセッサ２２が（ＣＲＣ発生器５６がイネ
ーブルとなって）バッファメモリ２６のいずれかの位置
を読みだしまたは書き込むならば、データはレジスタ１
０４にストアされた前の値と一緒に回路５６を通して送
られ結果として１６ビ、ント値がレジスタ１０４にスト
アされる。

プロセッサ２２が送られるべきパックを有するとき、Ｃ
ＲＣ値を計算するためにＣＲＣ回路５６が使用される。

プロセッサ２２は最初にバス３８を介してＣＲＣレジス
タ１０４に直接ゼロを書き込む。その後、パックをバッ
ファ２９にロードする。プロセッサ２２は一度にパック
の１バイトまたは１ワード（すなわち、２バイト）をロ
ードでき、ＣＲＣ回路５６は保留しておくために、１バ
イトまたは２バイトの値を蓄積することに注意すべきで
ある。パックがロードされた後、プロセッサ２２はＣＲ
ＣＬ／シスタ１０４を読みだし、パックを完成してパッ
クの終わりにその値をバッファメモリ２６に８外込む。

レジスタ１０４の値はゼロにする。

逆に、１つのパックが受信されると、プロセッサ２２は
最初にレジスタ１０４を直接ゼロにセットし、終わりに
ＣＲＣ値を含む全体のパックをアンロードし、ＣＲＣレ
ジスタがもう一度ゼロであスーとｆ；−縛ｉｌｌす７゜

【図面の簡単な説明】

第１図はバス　インターフェースの１つの適用を示す簡
単なブロック図。 第２図はｍ１図のバス　インターフェースの簡単なブロ
ック図。 第３図は第２図のＲＡＭ書き込みデータ　マルチプレク
サの簡単なブロック図。 第４図は第２図のＲＡＭアドレスマルチプレクサの簡単
なブロック図。 第５図は第２図の受信状態マシンの簡単なブロック図。 第６図は第２図のプロセッサインターフェースの簡単な
ブロック図。 第７図は第２図のデータ　マルチプレクサの簡単なブロ
ック図。 第８図は第２図のＣＲＣ発信器およびチェッカーを示す
図。 第９図は第２図の伝送状態マシンの簡単なブロック図。 第１０図は第２図のバッファ管１４１回路の簡単なブロ
ック図。 第１１図はｔｊＳ２図のタップ制御回路のブロック図。 ｔ５１２図および第１３図は本発明の動作を理解するた
め、に有益ないくつかの波形を示す図。 第１４図および第１５図は本発明による状態間の遷移を
示す図。 ２０＠・φバスインターフェース ２２・・・プロセッサ ２６争・・バッファメモリ ２９ａ〜２９ｈ・・・記憶バッファ ４２・・・プロセッサインターフェース４３・・・デー
タマルチプレクサ ４６・・・アドレスマルチプレクサ ４９・・・書き込みデータマルチプレクサ５１・・・バ
ッファ管理回路 ５２・・・伝送状態マシン ５３・・・受信状態マシン ５６・・・ＣＲＣＱ生器＆チェッカー ５７・・・タップ制御回路 ６１・・・デコーダ回路 ６３・・・バッファアクセス回路 ７６・争・マルチプレクサ ７８・・・出力レノスタ回路 １０１・・・制御回路 １０２・−φカウンタ １０３・・・受信パイプライン 第１図 （オデロｂ゛う　） ＢＹＴＥ　ＣＮＴ １υノアアメＬソ　　２６へ （才１図） 多３国

Claims (1)

1. 【特許請求の範囲】 １、バスからパックの形式で情報を取り出し、該バスに
   パックの形式で情報を伝送する、共通バスとプロセッサ
   の間をインターフェースするための回路において、該イ
   ンターフェース回路は、該共通バスからの制御情報を受
   信して制御情報を該共通バスに伝送するためのインター
   フェース制御手段と、 該インターフェース制御手段からの制御信号に応答し、
   該共通バスからのデータを受信して一時的にデータを記
   憶する手段にデータをルーチンする受信手段と、 該インターフェース制御手段からの制御信号に応答し、
   該一時的にデータを記憶する手段からのデータを該共通
   バスに伝送するための伝送手段と、該プロセッサと該一
   時的にデータを記憶する手段と間のデータの流れを制御
   するためのアクセス制御手段とを具備することを特徴と
   するインターフェース回路。 ２、該アクセス制御手段と該バス制御手段はプロセッサ
   が該記憶手段をアクセスするあらゆる他の可能なアクセ
   スと同様に頻繁ではなく該記憶手段をアクセスするよう
   に相互作用する特許請求の範囲第１項記載のインターフ
   ェース回路。 ３、データマルチプレクサは該記憶手段を待つために該
   受信手段または該プロセッサからのデータを選択するた
   めに使用される特許請求の範囲第１項記載のインターフ
   ェース回路。 ４、該受信手段は該共通バスから受信されたデータを一
   時的にストアするためにデータパイプラインを含む特許
   請求の範囲第１項記載のインターフェース回路。 ５、該データパイプラインは同時に連続して、データの
   ２バイトをストアする容量を有するシリアルディバイス
   である特許請求の範囲第４項記載のインターフェース回
   路。 ６、該アクセス制御手段はプロセッサとインターフェー
   ス回路間の該データ記憶手段をアクセスのを調整する特
   許請求の範囲第１項記載のインターフェース回路。 ７、該プロセッサまたは該記憶手段から受信したデータ
   のエラーチェックを選択的に実行するためにＣＲＣ回路
   を含む特許請求の範囲第６項記載のインターフェース回
   路。 ８、該伝送手段はバスへの伝送に先だって記憶手段から
   読み出されたデータを一時的にストアするためにデータ
   パイプラインを含む特許請求の範囲第１項記載のインタ
   ーフェース回路。 ９、該データパイプラインが同時に連続して、データの
   ２バイトをストアする容量を有するディバイスである特
   許請求の範囲第８項記載のインターフェース回路。