JPS6246025B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 (1) 発明の分野 本発明は、データ処理システムに関し、特に、
複数の分散プロセツサ（distributed
processors）を有するデータ処理システムに関す
る。

(2) 従来技術の説明 単一のプロセツサ（しばしば中央処理装置また
はCPUと呼ばれる）を有するデータ処理システ
ムは処理装置自体の大きさおよび速度による制限
を受ける。システムのデータ処理能力を増大させ
るための１方法は、単一CPUの大きさまたは速
度を増大させるのではなく、１つまたはそれ以上
のプロセツサをシステムに追加することであつ
た。１つより多くのプロセツサを有するシステム
は、しばしば分散処理システム（distributed
processing system）と呼ばれる。分散システム
のアーキテクチヤはさまざまな形式をとりうる。

１つの方法は、追加されるそれぞれのCPU
を、主CPU、メモリ、および入出力装置（Ｉ／
Ｏ装置）を相互接続するシステムバスに結合させ
ることである。この方法の固有の欠点は、それぞ
れのCPUがシステムバス上のシステムメモリま
たは任意のＩ／Ｏ装置へデータを転送するか、ま
たはそれらからデータを受けるためにシステムバ
スへのアクセスを行なう際に、他のCPUと競合
せざるをえないことである。この方法のもう１つ
の欠点は、一般にシステムのソフトウエアが複雑
化することである。これらの欠点は双方とも
CPUの動作速度を低下せしめうる。これらの欠
点は、しばしばＩ／Ｏ装置間において大量のデー
タを処理し転送する通信制御装置などのリアルタ
イム方式の応用におてはシステムバスのコンテン
シヨンから発生する重大なCPUの遅延は許容で
きないので、特にやつかいな問題となることであ
る。

上述のアーキテクチヤに対する１つの改変とし
て、それぞれの追加のCPUをＩ／Ｏ装置と組合
わせて単一モジユールとすることが行なわれた。
それぞれのモジユールには直接メモリアクセスを
行なう転送論理装置を含めることができ、ある場
合にはCPUに対するエクセキユーシヨンメモリ
を含めることもできる。この方法を用いると、モ
ジユールのＩ／Ｏ装置とCPUとの間のデータ転
送がシステムバス以外で行なわれうることになる
ので、バスのコンテンシヨンをある程度減少せし
めることが可能になる。しかし、この方法を用い
ても、システムバスにおけるコンテンシヨンによ
つてかなりの遅延が起こるので、CPUのプログ
ラミングはこれを許容するように行なわれなくて
はならない。また、システムバスにそれぞれの
CPU―Ｉ／Ｏモジユールを追加すると、システ
ムのソフトウエアは複雑化する。

システムバスにおけるコンテンシヨンを減少さ
せるための、いくつかの異なつたプロセツサ相互
接続方法が提案されている。例えば、Lehman外
の米国特許第3551894号には、それぞれのプロセ
ツサが、そのプロセツサをデータの転送を受ける
べき各装置に接続する、自身の直列データバスを
有するシステムが提案されている。他の提案とし
ては、Websterの米国特許第3815095号に開示さ
れているシステムが有りそこではそれぞれのプロ
セツサが複数のデータバスから選択的にデータを
受けるマルチプレクサを有し、それぞれのデータ
バスがあるプロセツサの出力に接続されている。
これらの両システムにおいては、それぞれのプロ
セツサがそれぞれのデータの宛先に接続された自
身の出力データバスを有しているので、データバ
スのコンテンシヨン問題が減少せしめられる。し
かし、プロセツサ相互間の物理的接続は、データ
バスの数が多くなるために比較的に複雑になる。
さらに、この方法においては、それぞれのプロセ
ツサのデータバスが、そのプロセツサと通信する
それぞれの装置に接続されなくてはならないため
に、追加のプロセツサの付加が容易には行なえな
い。

分散プロセツサ間のデータ転送を改善するため
のさらにもう１つの方法は、それぞれのプロセツ
サに、システム内の他のプロセツサへ転送される
全てのデータが通過する共用（またはデユアルポ
ート）メモリを備える方法である。このアーキテ
クチヤの利点は、プロセツサがデータの一部の処
理を終ると、その処理ずみデータが共用メモリに
収められた後に他のプロセツサに転送される点に
ある。その場合、送信側プロセツサは自由になつ
て他のタスクを行なうことができるようになるの
で、データ転送のためのバスが得られるのを待つ
ことによる遅延を生じない。このような共用メモ
リを用いた１つのアーキテクチヤは、Pirzの米国
特許第4149242号に開示されている。Pirzのシス
テムはまた、それぞれのプロセツサモジユール
を、それが通信を行なう相手のプロセツサモジユ
ールに接続する別個のデータバスをもつている。

諸プロセツサを相互接続するデータバスが多く
なる複雑性を避けるためには、プロセツサモジユ
ールの共用メモリを単一システムバスによつて相
互接続すればよい。共用メモリ間のデータ転送
は、そのシステムバスに結合せしめられた親コン
ピユータまたは中央データ転送装置によつて行な
われる。このようなアーキテクチヤは、Koberの
米国特許第4181936号に開示されており、また、
Electronics，August17，1978に所載の「Dual
Port RAM Hikes Throughput In Input／
Output Controller Board」と題する論文に説明
されている。

Electronicsの論文に説明されているシステム
においては、それぞれの分散プロセツサは入出力
部と共用メモリとを有し、これらがプロセツサモ
ジユールを形成している。プロセツサとシステム
との間の全てのデータ転送はこのモジユールの共
用メモリを通過する。それぞれの共用メモリは、
システムバスに結合した親コンピユータまたは他
の中央データ転送装置によつてアドレスされうる
全ての記憶位置によつて画定されるシステムのア
ドレススペースの独自部分を割当てられている。
１つのプロセツサの共用メモリから他のプロセツ
サの共用メモリへデータを転送するためには、親
コンピユータは送信側共有メモリをアドレスして
データを読取る。次に宛先共用メモリをアドレス
してそのデータを書込む。それぞれのプロセツサ
モジユールはシステムに対して別のメモリブロツ
クをなすので、追加のモジユールを付加してもシ
ステムバスおよびシステムソフトウエアに与える
影響は最小になる。しかし、この方式には、それ
ぞれの共用メモリがシステムのアドレススペース
の異なつた部分を占有するという欠点がある。す
なわち、そのためにシステムバスに追加しうるモ
ジユールの数が親CPUの全アドレススペースに
よつて制限されることになるのである。例えば、
もし親CPUが64Kのアドレススペース（すなわ
ち、65536個のメモリアドレス位置）を有し、そ
れぞれの共用メモリブロツクがこのスペースの
8K（8192個の位置）を占有するものとすれば、
システムはそのようなモジユールを８つしか収容
できず、その場合は親CPUには、親メモリなど
の他装置をアドレスするための残りのアドレスス
ペースがなくなつてしまう。さらに、それぞれの
共用メモリが独自のアドレスブロツクをもつてい
るので、親CPUは一時に１共用メモリしかアド
レスできない。しかし、多くの応用においては、
いくつかのプロセツサにデータを同時に書込む能
力が所望されるのである。

発明の要約 以上のようなわけで、本発明は、多数の分散プ
ロセツサを収容しうる改良された分散処理システ
ムを提供することを目的とする。

本発明のもう１つの目的は、データが同時に１
つまたはそれ以上の共用メモリに書込まれうる、
改良された共用メモリアーキテクチヤを提供する
ことである。

本発明のさらにもう１つの目的は、追加のプロ
セツサモジユールの付加を容易ならしめる分散処
理アーキテクチヤを有する通信制御装置を提供す
ることである。

これらの、およびその他の、諸目的および諸利
点は、１システムバスに結合せしめられた複数の
プロセツサモジユールを有する分散処理システム
によつて達成される。それぞれのプロセツサモジ
ユールは共用メモリとプロセツサとを有し、共用
メモリを通して他のプロセツサモジユールと通信
する。それぞれのプロセツサモジユールの共用メ
モリはシステムバスに結合しており、そのモジユ
ールのプロセツサ、またはやはりシステムバスに
結合されている主制御装置によつてアクセスされ
る。主制御装置は、１プロセツサモジユールの共
用メモリから他のプロセツサモジユールの共用メ
モリへのデータ転送を、システムバスを経て実現
させる。主制御装置は、データ送信側プロセツサ
モジユールの共用メモリ（すなわち、送信側共用
メモリ）をアドレスしてデータを読取り、次に宛
先共用メモリをアドレスして、宛先共用メモリに
データを書込む。

システムバス上のそれぞれの共用メモリは、主
制御装置に対し同じアドレスをもつている。すな
わち、それぞれの共用メモリは、システムバス上
の主制御装置アドレススペースの同一部分を割当
てられている。従つて、各共用メモリは、システ
ムバス上の共用メモリ数に関係なく、主制御装置
アドレススペースの同一量を占有することにな
る。

特定の共用メモリをアドレスしてその共用メモ
リからデータを読取るか、またはそれにデータを
書き込む際には、主制御装置はその特定の共用メ
モリをイネーブルして主制御装置からのアドレス
信号を受入れて認識しうるようにするが、その際
システムバス上の他の共用メモリはアドレス信号
を認識しないようにデイスエイブル状態に保たれ
る。書込み動作の前に、主制御装置は任意数の共
用メモリをイネーブルしてアドレス信号を受入れ
うるようにし、システムバス上のその任意数の共
用メモリに同時にデータを書込むことができる。

発明の詳細な説明 第１図に示されている通信制御装置１０は、シ
ステムバス１４に結合せしめられた複数のプロセ
ツサモジユール１２を含む分散処理アーキテクチ
ヤを有する。それぞれのプロセツサモジユールは
複数の入出力（Ｉ／Ｏ）ポート１６を有し、これ
らはCRT端子２２およびラインプリンタ２４な
どのさまざまな周辺装置に接続されている。さら
に、１つまたはそれ以上の親コンピユータ２６が
Ｉ／Ｏポート１６に接続されている。

それぞれのプロセツサモジユールは、データリ
ンク制御装置（DLCU）２０および、モジユール
１２のＩ／Ｏポート１６とDLCUとの間をインタ
フエースする１つまたはそれ以上のラインインタ
フエース・モジユール（LIM）１８を備えてい
る。データリンク制御装置２０は、関連するライ
ンインターフエース・モジユール１８のＩ／Ｏポ
ート１６から送られたデータを入力として受入
れ、必要な処理を行ない、宛先装置（例えばプリ
ンタ２４）が接続されたプロセツサモジユールに
そのデータを送る。宛先のDLCUは、必要な追加
のデータ処理を行ない、そのデータを適当なLIM
１８およびＩ／Ｏポート１６を経て宛先装置へ送
る。

それぞれのラインインターフエース・モジユー
ル１８は、Ｉ／Ｏポート１６に接続された特定の
装置または装置群に必要な、分離回路、保護回
路、および電圧変換回路を含んでいる。さらに、
それぞれのLIM１８は、そのLIMに接続された装
置によつて使用される「プロトコル」によつて定
められる「リンクレベル」フアンクシヨンを取扱
う回路をも含んでいる。プロトコルとは、送信ま
たは受信装置から見たデータ伝送に関する規則ま
たはプロシージヤの組のことをいう。従つて、通
信制御装置１０は、制御装置１０のＩ／Ｏポート
１６に接続された送信装置および受信装置が要求
するデータ伝送プロシージヤを守る必要がある。

リンクレベルフアンクシヨンは、これらの規則
の組の一部をなし、リンクの形成および開放と、
データフオーマツテイングとを含んでいる。これ
らのリンクレベルフアンクシヨンは、DLCUの制
御のもとに、LIMによつて行なわれる。特定の応
用によつて異なるプロトコルの高レベルの部分
は、DLCUによつて行なわれる。もし、入力され
たデータの宛先装置が、送信側装置が用いている
プロトコルと異なるプロトコルを用いている場合
には、DLCUをプログラムして、DLCUが送信側
装置のプロトコルを宛先装置のプロトコルに変換
するようにしうる。

それぞれのDLCU２０は共用メモリを有し、こ
の共用メモリはローカルDLCUプロセツサによつ
てアクセスされうるほか、各CLCU間におけるデ
ータブロツク転送を行なわせる主制御装置２９に
よつてもアクセスされうる。データブロツクを転
送するためには、送信側DLCUはシステムバス１
４を経て主制御装置に、転送されるべきデータが
共用メモリ内に記憶されている旨を知らせる。後
述の詳細な説明において明らかにされるように、
主制御装置２９は、データを含んでいる送信側
DLCUの共用メモリのブロツクを、主制御装置の
アドレススペースの一部分にマツプする。主制御
装置のアドレススペースのこの部分は以下におい
て、主制御装置のアドレススペースの「共有メモ
リウインドー」と呼ばれる。宛先のDLCUが確認
決定されると、主制御装置はまた、宛先DLCUの
共用メモリのブロツクを主制御装置の共用メモリ
ウインドー内にマツプし、次に送信側共用メモリ
からデータを読取つて、そのデータを宛先共用メ
モリ内に書込む。データのそれぞれのワードは、
システムバス１４を経て転送される。

それぞれのプロセツサモジユール１２はまた
DLCU／LIMバス３０を含んでおり、プロセツサ
モジユールのDLCUと、このDLCUに関連する
LIMとの間で伝送される入出力データおよび制御
信号は、このバスを通る。第２図に示されている
代表的なDLCUは、マイクロプロセシング・ユニ
ツト（MPU）３２を有し、このMPUは内部バス
３４を径てLIM１８（第１図）およびDLCUの他
の諸要素と通信する。LIMインタフエース回路３
５は、DLCU／LIMバス３０への内部バス３４を
バツフアする。MPU３２は高速度マイクロプロ
セツサを含んでいるが、それは例えばZilog
Z80Aマイクロプロセツサであればよく、このマ
イクロプロセツサは「Z80A CPU Technical
Manual」に説明されている。MPU３２はまた、
内部バス３４のデータ、アドレス、および制御の
諸ラインをバツフアするための論理装置を含んで
いる。

MPU３２は、読取専用メモリ（ROM）３６お
よびローカル・ランダムアクセスメモリ３８に記
憶されているプログラムの制御のもとに、LIM１
８からの入力データを読取る。このデータは次に
ローカルメモリ３８に記憶せしめられてさらに処
理を受けるか、または直接共用メモリ２８へ転送
された後適宜の宛先DLCUへ転送される。

図示の実施例においては、共用メモリ２８は
8K（8912）バイトのランダムアクセスメモリの
ブロツクを含んでいる。この8Kバイトの共用メ
モリは、それぞれが4Kバイトの入力部分と出力
部分との２部分に分割されている。共用メモリ２
８は、MPU３２および主制御装置２９の双方に
よつてアクセスされうるように、２重ポートをも
つている。他のDLCUへ転送されるべきデータ
は、共用メモリ２８の入力部分へ収められる。こ
のデータは次に主制御装置によつて読取られ、宛
先DLCUの出力部分に記憶せしめられる。それぞ
れの共用メモリ２８は論理装置を有し、それによ
つて主制御装置２９およびローカルMPUが同時
にDLCUの共有メモリ２８にアクセスしようとし
て起こるコンテンシヨンを解決する。

主制御装置２９とDLCUとの間で送受される制
御信号は、それぞれのDLCU２０の並列入出力ポ
ート４０を通過する。例えば、MPU３２は並列
入出力ポート４０およびシステムバス１４を経て
主制御装置２９へ割込み信号を送信することがで
きるし、またこの逆も可能である。さらに、共用
メモリ２８の入力部分または出力部分を主制御装
置２９のアドレススペースにマツプするために、
主制御装置２９は並列入出力ポート４０にイネー
ブル信号を記憶させている。このマツピング動作
は、後に詳述される。

DLCUはまた、プロセツサモジユール１２（第
１図）にタイミング信号を供給するためのカウン
タ／タイマ回路４２を有している。図示の実施例
においては、カウンタ／タイマ回路４２は、
Zilog Z80Aマイクロプロセツサに適合しうる
Zilog Z80A―CTCによつて構成される。Z80A―
CTCは４つの独立チヤネルを有し、その２つは
クロツクにより駆動される割込み信号をMPU３
２へ供給するのに使用される。他の２チヤネル
は、リアルタイム・クロツク信号を供給する。

第３図に示されているように、主制御装置はそ
れぞれのDLCU２０（第２図）のMPU３２と同
様のものでよいマイクロプロセツシング・ユニツ
ト４４を含んでいる。主制御装置はまた、システ
ムバス１４を経てMPU４４に接続された自身の
ローカルメモリ４６をもつている。フロツピーデ
イスク制御装置４７は、フロツピーデイスク（図
示されていない）を制御して、主制御装置メモリ
４６およびそれぞれのDLCUのローカルメモリ３
８（第２図）にプログラムをロードするのに用い
られる。

図示の実施例においては、主制御装置MPU４
４は64Kバイトのメモリアドレススペースをもつ
ている。すなわち、それは、読取りおよび書込み
動作のために、65536個の個々のメモリ位置をア
ドレスすることができる。主制御装置MPUの
64Kアドレススペースは、第４図に長方形領域４
８として図示されている。領域４８の頂部はアド
レス０を表わし、また同領域の底部はアドレスス
ペースの最後のアドレスである65536（「64K」と
して示されている）を表わす。

主制御装置のアドレススペースの一部は、
DLCU２０（第２図）の共用メモリ２８をアドレ
スするために使用される共用メモリウインドー５
０として取つておかれる。ここでは、それぞれの
DLCUメモリが8Kのメモリ位置をもつているの
で、主制御装置のアドレススペースの8K分が共
用メモリウインドー５０として取つておかれる。
共用メモリウインドー５０はさらに、それぞれが
4Kのアドレスブロツクである入力部分５２と出
力部分５４とに分割されている。

それぞれのDLCUのMPU３２も64Kバイトのア
ドレススペースをもつている。第４図では、２つ
のDLCU２０ａおよび２０ｂのそのような64Kの
メモリ位置ブロツクがそれぞれ長方形領域５６お
よび５８によつて表わされている。それぞれの
DLCUのメモリスペース内には共用メモリが存在
しており、これらの共用メモリは、DLCU２０ａ
および２０ｂのメモリスペースのそれぞれにおい
て２８ａおよび２８ｂで示されている。前述のよ
うに、それぞれの共用メモリは、それぞれが4K
バイトの入力部分と出力部分とに分割されてい
る。第４図においては、共用メモリ２８ａおよび
２８ｂの入力部分はそれぞれ６０ａおよび６０ｂ
で示され、出力部分はそれぞれ６２ａおよび６２
ｂで示されている。

主制御装置２９（第１図）が送信側DLCU、例
えばDLCU２０ａから、宛先DLCU、例えば
DLCU２０ｂへデータの転送を行なう場合には、
主制御装置２９はDLCU２０ａの共用メモリの入
力部分６０ａを、主制御装置のアドレススペース
の入力部分５２内へマツプする。次に、主制御装
置２９は、DLCU２０ｂのメモリスペースの出力
部分６２ｂを、主制御装置２９のアドレススペー
スの出力部分５４内へマツプする。次に、主制御
装置は、入力部分６０ａのメモリ位置があたかも
主制御装置のローカルメモリの一部であるかのよ
うにして、入力部分６０ａ内に記憶されているデ
ータをアドレスし、そのデータを読取る。同様に
して、主制御装置２９は、DLCU２０ｂの出力部
分６２ｂ内のメモリ位置をアドレスして、DLCU
２０ａから読取つたデータをDLCU２０ｂの出力
部分６２ｂ内に書込む。主制御装置２９がDLCU
の共用メモリの入力部分または出力部分を主制御
装置のアドレススペース内へマツプする特定の方
法については後に詳述する。

共用メモリウインドーとして取つておかれるア
ドレスブロツクは、第４図においては主制御装置
のアドレススペースの最後の8Kアドレスブロツ
ク内に位置するものとして図示されているが、共
用メモリウインドー５０は、主制御装置のアドレ
ススペース内のどこに配置してもよい。同様にし
て、共用メモリ位置のブロツクも、DLCUのメモ
リスペース内のどこに配置されてもよい。さら
に、上述の共用メモリおよび主制御装置のアドレ
ススペースの大きさは、例示のためのものに過ぎ
ず、本発明の範囲を限定する意味をもつものでは
ない。

１つのDLCUから他のDLCUへのマツピング機
能およびデータ転送を起動する際には、転送され
るべきデータを有する送信側DLCUは、その
DLCUの並列入出力ポート４０（第２図）を経て
主制御装置２９（第１図）へ「割込み要求」信号
を送る。第５図に示されているように、並列入出
力ポート４０は並列入出力回路（PIO）６４を含
んでいる。図示の実施例においては、PIO６４は
２ポートのプログラム可能装置であつて、これは
主制御装置２９（第１図）とDLCUのMPU３２
との間のTTL（トランジスタ―トランジスタ論
理装置）適合インタフエースをなす。PIO６４
は、例えばZilog Z80Aマイクロプロセツサに適
合するZilogの並列Ｉ／Ｏ制御装置集積回路チツ
プによつて構成される。

PIO６４は、割込み信号およびイネーブル信号
などの制御信号を記憶するための複数の制御レジ
スタを有する。あるDLCUが主制御装置（第１
図）に割込みを行なう際には、そのDLCUの
MPU３２がPIO６４の制御レジスタ内にあるビ
ツトをセツトし、それによつてライン６６上に割
込み要求信号を発生させ、それを割込み論理装置
７０を経、システムバス１４を経て、主制御装置
（第３図）のMPU４４に送信する。

主制御装置２９のMPU４４が割込み要求を受
けると、MPU４４はシステムバス１４上に「割
込み肯定応答」信号を送信する。すると、割込み
要求信号を発生した特定のDLCUのPIO６４はそ
れに応答して、制御レジスタの内容を、PIO６４
をシステムバス１４に接続している１組のトラン
シーバ（送受信器）６８を経て、システムバス１
４上へゲートする。

割込み肯定応答信号に応答してシステムバス１
４上へゲート伝送されたデータは「割込みベクト
ル」と呼ばれ、主制御装置２９のMPU４４へ入
力される。割込みベクトルは、主制御装置に対
し、入力された割込み要求を発生した特定のPIO
回路６４（およびDLCU２０）がどれであるか
と、その割込み要求を扱う特定のサブルーチンと
を知らせる。割込みベクトル制御レジスタの内容
は、システム電力が印加された時点において、通
常主制御装置のMPU４４によつてセツトされ
る。

PIO回路６４は、同時に割込み要求を行なつて
いるいくつかのPIOチツプの最優先ポートを決定
するための内蔵論理装置をもつている。内部割込
み論理装置を利用すれば、DLCUのPIOチツプを
相互に「デイジーチエーン」様式に接続すること
により、外部論理装置なしに自動割込み優先順位
制御を行なうことができる。しかし、システムバ
ス１４に多数のDLCU、従つて多数のPIO回路が
接続される場合は、多数のPIOチツプを収容する
ために「ルツクアヘツド」論理装置を追加するこ
とが所望される。そのような「ルツクアヘツド」
論理装置の例は、「PIO Technical Manual」に
説明されており、これはそれぞれのDLCUに対す
る第５図の割込み論理装置７０および主制御装置
２９の割込み制御論理装置７２（第３図）によつ
て構成される。

再び第５図において、それぞれのDLCUの共用
メモリ２８は２重ポート・ランダムアクセスメモ
リ（RAM）７４を含んでおり、このメモリはロ
ーカルMPU３２および主制御装置２９（第１
図）の双方によつてアクセスされるようになつて
いる。RAM７４の１ポートは１組のトランシー
バ７６によりDLCUの内部バス３４に接続され、
他ポートは１組のトランシーバ７８によりシステ
ムバス１４に接続されている。トランシーバ６
８，７６，７８は、例えばLS244およびLS245形
の集積ゲート回路チツプによつて構成されうる。

共用メモリ２８のRAM７４に対するアクセス
を行なう際には、ローカルMPU３２はアドレス
信号（これはRAM７４の記憶位置に対応してい
る）をDLCUの内部バス３４上に発生してRAM
７４をアドレスする。メモリ選択論理装置８０は
このアドレス信号の高位ビツトをデコードして、
RAM７４に関連するコンテンシヨン論理装置８
４へのライン８２上に「選択」信号を発生する。
もしRAM７４が主制御装置２９によるアドレス
をも受けていなければ、コンテンシヨン論理装置
８４はトランシーバ７６へのライン８６上に「イ
ネーブル」（有効化）信号を発生し、それによつ
てトランシーバ７６をして、DLCUの内部バス３
４から共用メモリのRAM７４への、アドレス信
号およびデータ信号をゲートせしめる。このよう
にして、ローカルMPU３２は、共有メモリ２８
のRAM７４をアドレスし、データをRAM７４の
入力部分（例えば、第４図の入力部分６０ａ）に
書込み、これを他のDLCUに転送することができ
る。データが入力部に書込まれた後、ローカル
MPU３２は制御ビツトをPIO回路６４内にセツ
トし、前述のように割込み要求信号を発生させ
る。この時、もし所定時間内にシステム割込みが
主制御装置２９により肯定応答されなければ、
MPU３２はまたカウンタ／タイマ回路４２をセ
ツトしてローカルMPU３２への線路８８上にロ
ーカル割込み要求信号を発生せしめる。

システム割込み要求信号に肯定応答し、どの
DLCUが割込み要求しているかを決定すると、主
制御装置２９（第１図）はそのDLCUの共用メモ
リ２８の入力部分を、主制御装置のアドレススペ
ースの共用メモリウインドー５０の入力部分５２
（第４図）にマツプする。これを行なうために
は、主制御装置２９は要求しているDLCUのPIO
回路６４をアドレスして、並列入出力ポート４０
のPIO回路６４内のマツピング制御レジスタの入
力部分制御ビツトをセツトする。

ポート４０はＩ／Ｏアドレスデコーダ９０を有
し、このデコーダは主制御装置からのアドレス信
号をデコードして、もしそのアドレス信号がPIO
回路６４のマツピング制御レジスタのアドレスに
対応していれば、PIO回路６４へのライン９２上
に「PIOイネーブル」（有効化）信号を発生す
る。PIOイネーブル信号はPIO回路６４のマツピ
ング制御レジスタをイネーブルして、システムバ
ス１４上の主制御装置からのデータをトランシー
バ６８を経て受入れさせる。

マツピング制御レジスタの入力部分制御ビツト
はセツトされると、メモリ選択論理装置９６への
ライン９４上に入力部分「マツピング制御」信号
を発生する。この入力部分「マツピング制御」信
号は、そのDLCUの共用メモリ２８の入力部分を
イネーブルして、システムバス１４上の主制御装
置２９からのアドレス信号を第４図に示されてい
るように受入れさせる。マツピング制御レジスタ
は第２ビツトを有し、これが主制御装置２９によ
つてセツトされると、カウンタ／タイマ回路４２
へのライン９３上に「入力肯定応答」信号を発生
する。この入力肯定応答信号が到着すると、カウ
ンタ／タイマ回路４２は、ローカルMPUへのラ
イン８８上にローカル割込み要求信号を発生す
る。

主制御装置のアドレススペース内へのマツピン
グが行なわれると、主制御装置２９はシステムバ
ス１４上へアドレス信号を供給することによつて
入力部分をアドレスすることができるようにな
る。そのアドレス信号はそれぞれのDLCUの共用
メモリ２８へ送られるが、主制御装置のアドレス
スペース内へマツプされた入力部分のみが主制御
装置からのアドレス信号に応答する。アドレス信
号の高位ビツトは共用メモリ２８のメモリ選択論
理装置９６によつてデコードされ、同論理装置
は、ライン９４上の入力部分マツピング制御信号
の作用によつて、コンテンシヨン論理装置８４へ
のライン９８上に「選択」信号を発生する。もし
ローカルMPUがすでに共用メモリ２８にアクセ
スしつつあるのでなければ、コンテンシヨン論理
装置８４はトランシーバ７８へのライン１００上
に「有効化」信号を発生して、低位アドレスビツ
トをトランシーバ７８のセツトによつて共有メモ
リのRAM７４へゲートする。

送信側DLCUの入力部分にアクセスすることに
より、主制御装置はそこに記憶されているデータ
の最初の部分を読取り、宛先DLCUを確認するこ
とができる。これらのデータ信号は、主制御装置
によつてイネーブルされたトランシーバ７８によ
りシステムバス１４へゲートされる。

次に、宛先DLCUの共用メモリの出力部分（例
えば第４図の出力部分６２ｂが、入力部分６０ａ
の場合と同様の方法で、主制御装置のアドレスス
ペースの共用メモリウインドーの出力部分５４内
へマツプされる。こうして、主制御装置は宛先
DLCUのPIO回路６４のマツピング制御レジスタ
をアドレスして、マツピング制御レジスタの出力
部分制御ビツトをセツトすることにより、出力部
分マツピング制御信号をそのDLCUのライン９５
上に発生せしめる。このマツピング制御信号は、
宛先DLCUの共用メモリ２８の出力部分をイネー
ブルして、主制御装置からのアドレス信号および
データ信号をトランシーバ７８を経て受入れさせ
る。

さらに、１つより多くの出力部分が主制御装置
の共用メモリウインドー内へマツプされうる。従
つて、主制御装置は、DLCUの共用メモリの出力
部分をアドレスする前に、１つより多くのDLCU
の出力部分マツピング制御ビツトをセツトするこ
とができる。このようにして、主制御装置は送信
側DLCUの入力部分からデータを読取つて、１つ
またはそれ以上の宛先DLCUにそのデータを書込
むことができる。

主制御装置２９が、送信側DLCUの入力部分か
ら宛先DLCUの出力部分へのデータ転送を終る
と、主制御装置は宛先DLCUのPIO回路６４のマ
ツピング制御レジスタ内の第４ビツトをセツトす
ることによつて、PIO回路６４からカウンタ／タ
イマ回路４２へのライン１０４上に「出力要求」
信号を発生せしめる。カウンタ／タイマ回路４２
は、この出力要求信号に応答して、MPU３２へ
のライン８８上に割込み要求信号を発生し、同信
号はMPU３２にデータがその共用メモリ２８の
出力部分に転送されたことを知らせる。MPU３
２はその割込み信号に応答して、その共用メモリ
の出力部分からデータを読取り、そのデータを処
理し、そのデータをプロセツサモジユールの適宜
のLIM１８（第１図）およびＩ／Ｏポート１６を
経て、外部の宛先装置へ送信する。

第６図には、共用メモリ２８のメモリ選択論理
装置９６が詳細に示されている。メモリ選択論理
装置９６は、８―１デコーダ（1of8decoder）１
１０を含んでいるが、このデコーダは例えば
LS138形集積回路チツプであればよい。デコーダ
１１０は、システムバス１４の３つの高位のシス
テムアドレスビツトSA１２―SA１４のそれぞれ
に接続された３つの選択入力Ａ，Ｂ，Ｃと、最高
位アドレスビツトSA１５に接続されたイネーブ
ル入力とを有する。これらの４つの高位のシステ
ムアドレスビツトは、主制御装置によりアドレス
可能な特定の4K記憶位置ブロツクを選択するの
に使用される。

メモリ選択論理装置９６はさらにアンドゲート
１１２を含んでおり、その１反転入力はPIO回路
６４（第５図）からの入力部分マツピング制御ラ
イン９４に接続され、もう１つの反転入力はスト
ラツプ１１４によつてデコーダ１１０の８つの出
力の１つに接続されている。図示されている実施
例においては、ストラツプ１１４はデコーダ１１
０の出力１１６に接続されているように示されて
いる。出力ライン１１６は、アドレスビツト
SA12―SA15の状態の特定の組合せに応答して、
有効状態、すなわち論理的低レベル状態になる。
この状態の組合せは、それぞれのDLCUの共用メ
モリの入力部分のアドレスにあたる。主制御装置
に対する入力部分のアドレスは、単にストラツプ
１１４をデコーダ１１０の他の出力に接続するこ
とにより、容易に偏移させることができる。

アンドゲート１１２の出力は、ノアゲート１１
８の入力に接続され、ノアゲート１１８の出力１
２０は、第２アンドゲート１２２の反転入力に接
続されている。アンドゲート１２２の出力は主制
御装置のアクセスのためのメモリ選択ライン９８
であり、このラインはコンテンシヨン論理装置８
４（第５図）に接続されている。もし、ライン９
４上の入力部分マツピング制御信号が有効状態
（論理的低レベル状態）になり、共用メモリの入
力部分のアドレスがデコーダ１１０の入力に供給
されれば、ライン９８上のメモリ選択信号は、主
制御装置がメモリにアクセスしつつある（すなわ
ち「SMREQ」が有効状態にある）場合には、有
効状態（論理的低レベル状態）になる。もし、ロ
ーカルMPU３２がすでに共用メモリにアクセス
しつつあるのでなければ、コンテンシヨン論理装
置８４（第５図）はトランシーバ７８をイネーブ
ルして、主制御装置からのアドレス信号（および
データ信号）を共用メモリのRAM７４へ伝送せ
しめる。このようにして、入力部分マツピング制
御信号は、共用メモリの入力部分をして主制御装
置からのアドレス信号を受入れさせる。

メモリ選択論理装置９６はさらに、もう１つの
アンドゲート１２４を含んでおり、その反転入力
の一方は出力部分マツピング制御ライン９５に接
続され、他方はストラツプ１２６によつてデコー
ダ１１０の８つの出力の１つに接続されている。
出力部分のアドレスがデコーダ１１０に供給され
た時に、主制御装置によるメモリ要求によつてラ
イン９５上の出力部分マツピング制御信号が有効
状態にあれば、論理装置は同様の動作によつてラ
イン９８上にメモリ選択信号を発生する。この場
合も、共用メモリ２８の出力部分は、それぞれの
DLCUのデコーダ１１０に選択的にストラツプ１
２６を接続することによつて、主制御装置のアド
レススペース内の4Kのアドレスブロツクを割当
てられる。

第７図に示されているように、共用メモリ２８
のコンテンシヨン論理装置８４は、１対のＤ形フ
リツプフロツプ１３０および１３２を含んでい
る。フリツプフロツプ１３０は、主制御装置が
DLCUの共用メモリにアクセスする時にセツトさ
れる。同様に、フリツプフロツプ１３２は、
DLCUのローカルMPUが共用メモリ２８にアク
セスする時セツトされる。従つて、フリツプフロ
ツプ１３０のＤ入力は、主制御装置のメモリ制御
論理装置９６からの主制御装置メモリ選択ライン
９８に接続されている。この選択ライン９８はま
たナンドゲート１３４の入力にも接続されてお
り、ナンドゲート１３４のもう１つの入力は第２
フリツプフロツプ１３２のＱ出力に接続されてい
る。従つて、もしローカルMPUがすでに共用メ
モリ２８にアクセスしつつある場合に（フリツプ
フロツプ１３２はセツトされている）、主制御装
置が共用メモリ２８にアクセスしようとすれば
（主制御装置メモリ選択信号は有効状態になる）、
システムバス１４（第５図）へのライン１３６上
に待機信号が発生し、この信号は主制御装置の
MPU４４（第３図）へ伝送される。この信号
は、DLCUのローカルMPU３２（第２図）が共
用メモリにアクセスしつつある間は、主制御装置
２９が共用メモリに同時にアクセスするのを禁止
する。同様にしても、もし主制御装置がすでに共
用メモリにアクセスしつつある場合に（フリツプ
フロツプ１３０はセツトされている）、DLCUが
共用メモリにアクセスしようとすれば（DLCUメ
モリ選択信号は有効状態になる）、ナンドゲート
１３８はローカルMPU３２へのライン１４０上
に待機信号を発生する。

フリツプフロツプ１３０および１３２は、フリ
ツプフロツプ１３０および１３２のクロツク入力
へ供給されるクロツク信号（CPUφ）が存在す
る場合にのみ、状態を変化しうる。しかし、クロ
ツク信号（CPUφ）ラインを第２フリツプフロ
ツプ１３２のクロツク入力へ接続するのに時間遅
延装置１４２が用いられ、クロツク信号はフリツ
プフロツプ１３０に到着した後に第２フリツプフ
ロツプ１３２に到着するようになつている。従つ
て、主制御装置とローカルMPU３２とがもし同
時に共用メモリにアクセスしようとすれば、クロ
ツク信号はまずフリツプフロツプ１３０に到着す
るので、フリツプフロツプ１３０のＱ出力がまず
状態を変える。すなわち、フリツプフロツプ１３
０のＱ出力が有効状態（論理的低レベル状態）に
なつて、ローカルMPUへのライン１４０上に待
機信号を送り出す。

フリツプフロツプ１３０のＱ出力が有効状態に
なると、出力も有効状態（論理的低レベル状
態）になつて、システムバス１４を共用メモリ２
８のRAM７４に接続しているトランシーバ７８
（第５図）へのライン１００上にイネーブル信号
を発生する。フリツプフロツプ１３０の出力は
また、第２フリツプフロツプ１３２の「クリア」
入力にも接続されている。従つて、フリツプフロ
ツプ１３０の出力が有効状態になると、フリツ
プフロツプ１３２のＱ出力は無効状態（論理的高
レベル状態）になつて、DLCUの内部バス３４を
共用メモリ２８のRAM７４に接続しているトラ
ンシーバ７６（第５図）をデイスエイブルする。
このようにして、フリツプフロツプ１３０がセツ
トされると、システムバス１４のアドレスおよび
データバスはRAM７４に結合せしめられ、
DLCUの内部バス３４のアドレスおよびデータバ
スはRAM７４から結合解除される。フリツプフ
ロツプ１３２の出力は同様にしてフリツプフロ
ツプ１３０のクリア入力に接続されており、フリ
ツプフロツプ１３２の出力が有効状態になると
フリツプフロツプ１３０をリセツトしトランシー
バ７８をデイスエイブルする。これによつて、ト
ランシーバ７６がイネーブルされてローカル
MPU３２からのアドレスおよびデータ信号を共
用メモリ２８へ伝送することになり、一方、シス
テムバス１４のアドレスおよびデータバスは
RAM７４から結合解除されることになる。

前述のように、それぞれのDLCU２０は、周辺
装置へのデータ、および周辺装置からのデータが
転送される際に通過するラインインタフエースモ
ジユール１８を４つまで制御することができる。
第８図には、代表的なラインインタフエースモジ
ユールが詳細に示されている。それぞれのライン
インタフエースモジユール１８の主たる機能は、
直列／並列データ変換を行なうことである。例え
ば、LIM１８は、Ｉ／Ｏポート１６から受けた２
進直列データ流から５ないし８ビツトのキヤラク
タを組立てることができる。組立てられたキヤラ
クタは次にDLCUによつて入力される。同様にし
て、LIM１８はDLCUからの並列データを、Ｉ／
Ｏポート１６を経て周辺装置へ伝送される２進パ
ルスに直列化する。

図示の実施例においては、それぞれのLIMは４
つの入出力チヤネルを有し、それぞれの入出力チ
ヤネルは破線１５２で示されたカードによつて表
わされている。それぞれの入出力チヤネル１５２
は直列通信制御回路１５４を含んでおり、この回
路は前述のような直列データ通信のためのデータ
のフオーマツテイングを行なう。この直列通信制
御回路は、例えば、前述のZilogのZ80PIO制御装
置集積回路チツプおよびZilogの直列Ｉ／Ｏ制御
装置（SIO）集積回路チツプによつて構成され
る。

SIO回路は、プログラム可能な、２重チヤネル
装置であり、IBMのBisync（２進式同期通信）、
HDLC（高レベルデータリンク制御）、SDLC
（同期式データリンク制御）、およびその他の直列
式プロトコル、などの非同期式、同期式、および
同期ビツト適合式（synchronous bit oriented）
プロトコル、を扱うことができる。直列式通信制
御回路１５４のSIOおよびPIO回路は、DLCUの
制御のもとに、CRC（巡回冗長検査）の発生お
よび検査、フラツグまたは同期キヤラクタの自動
挿入、および自動的なゼロの挿入および抹消、な
どのデータリンクハンドリング機能を行なうこと
ができる。

それぞれのＩ／Ｏチヤネル１５２は、PIO回路
からの出力ビツトによつて制御されるループバツ
クゲート１５６を備えている。ループバツクゲー
ト１５６は、SIO回路が利用者システムから切離
され、チヤネルのSIO送信部出力がSIO受信部入
力に接続される内部的検査モードにおいて用いら
れる。これによつてそれぞれのDLCUは、データ
が正しく送信されているかどうかを検査すること
ができる。

CRT端子、コンピユータ、またはその他の外
部装置は、コネクタ１５８によつて通信制御装置
１０に接続される。第８図に示されているLIM１
８のそれぞれのＩ／Ｏチヤネル１５２は、RS―
232―Ｃインタフエース標準規格に適合するよう
に設計されている。従つて、コネクタ１５８は25
ピン・コネクタである。１組のジヤンパ１６０
は、データおよび制御信号の諸ラインをコネクタ
１５８に、さまざまに割当てるために用いられ
る。同様にして、１組のジヤンパ１６２は、直列
通信制御装置１５４のSIOおよびPIO回路の出力
および入力ピンのさまざまな割当てを可能ならし
める。例えば、RS232―Ｃラインインタフエース
モジユールは、ジヤンパの作用によつて、データ
端子装置（DTE）としても、データ通信装置
（DCE）としても機能せしめうる。

１組のトランジエント抑制器１６４は、コネク
タ１５８によつて通信制御装置１０に接続された
外部装置から発生する、データまたは制御信号ラ
イン上の電圧および電流トランジエントから、通
信制御装置１０の回路要素を保護する。１組の
RS―232駆動回路１６６およびRS―232受信回路
１６８は、RS―232仕様の電圧を、LIM１８およ
び通信制御装置１０の回路に適合する電圧レベル
に変換する。さらに、１組の光学的カツプラ１７
０によつて分離が行なわれる。第８図に示されて
いるLIM１８はRS―232の物理的インタフエース
仕様に適合するように設計されたものであるが、
通信制御装置１０には、他のインタフエース標準
規格を必要とする外部装置をインタフエースする
ため、他のラインインタフエースモジユールを備
えることもできる。

ビツト速度検出回路１７２は、DLCU２０によ
つて読取られたデータの伝送速度を測定するため
に備えられている。それによつてDLCUはビツト
速度発生器１７４をプログラムして、検出された
データ伝送速度に適した速度でクロツク信号を発
生させることができる。このビツト速度検出回路
１７２は、例えばZilogのZ80カウンタ／タイマ回
路によつて構成され、ビツト速度発生器１７４は
例えばCOM5016集積回路チツプによつて構成さ
れうる。

DLCUは、アドレスデコードおよびパリテイチ
エツク論理装置１７６によつてデコードされる適
宜のアドレス信号を供給することによつて、直列
通信制御装置１５４、ビツト速度検出回路１７
２、またはビツト速度発生器１７４の集積回路チ
ツプをアドレスすることができる。アドレスデコ
ード論理装置１７６は、DLCUによりアドレスさ
れた集積回路チツプにイネーブル信号を供給す
る。DLCU／LIMバス３０は、１組のデータバ
ス・トランシーバ１７８により、Ｉ／Ｏチヤネル
１５２の集積回路チツプに接続されている。

DLCUに対する割込みは、直列通信制御装置１
５４のSIOおよびPIO回路によつて発生せしめら
れる。これらの回路は、内蔵された「デイジーチ
エーン」割込み優先順位構造を利用することがで
きる。多数のこれらチツプが相互接続される場合
は、前述のように「ルツクアヘツド」論理装置が
利用されうる。この回路は、バスおよび割込み制
御論理装置１８０と、DLCUの割込み論理装置１
８２（第２図）とによつて構成される。

以上の説明において、本発明の通信制御装置
は、多数のプロセツサモジユールを収容すること
が可能で、データを１プロセツサモジユールから
他のプロセツサモジユールへ転送する主制御装置
のアドレススペースによつてその数が制限されな
いことが明らかにされた。さらに上述のアーキテ
クチヤによれば、データを１つより多くのプロセ
ツサモジユールに同時に転送することができる。

もちろん、本技術分野に精通した者にとつて
は、本発明の諸改変、およびその諸特徴は、ある
ものは研究を行なつた後にのみ明らかになり、ま
たあるものは単に通常の電子的設計のものであろ
うが、いずれにしても明らかであるはずである。
また、特定の応用に対する特殊な設計をもつた、
他の実施例も可能である。従つて、本発明の範囲
は以上において説明された特定の実施例によつて
制限されるものではなく、特許請求の範囲によつ
てのみ定められるものである。

【図面の簡単な説明】

第１図は、本発明の通信制御装置の概略的ブロ
ツク図であり、第２図は、第１図の通信制御装置
のデータリンク制御装置の概略的ブロツク図であ
り、第３図は、第１図に通信制御装置の主制御装
置の概略的ブロツク図であり、第４図は、２つの
データリンク制御装置共用メモリの部分の主制御
装置共用メモリウインドウ内へのマツピングの概
略的表示であり、第５図は、第２図のデータリン
ク制御装置の並列入出力ポートと共用メモリとの
詳細なブロツク図であり、第６図は、第５図のメ
モリ選択論理装置の概略図であり、第７図は、第
５図のコンテンシヨン論理装置の概略図であり、
第８図は、第１図の通信制御装置のラインインタ
フエース・モジユールの概略的ブロツク図であ
る。 １０…通信制御装置、１２…プロセツサモジユ
ール、１４…システムバス、２０…データリンク
制御装置（DLCU）、２８…共用メモリ、２９…
主制御装置、４０…並列入出力ポート。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置であつて、 システムバスと、 各々がプロセツサと、該プロセツサに関連して
   おり且つ前記システムバスに動作的に接続された
   共用メモリと、を含む複数のプロセツサモジユー
   ルと、 を有し、前記共用メモリの各々は、システムバ
   スに関し他の共用メモリの入力部と共通のアドレ
   スブロツクを持つた入力部と、システムバスに関
   し他の共用メモリの出力部と共通のアドレスブロ
   ツクを持つた出力部と、を含み、各プロセツサは
   別のプロセツサモジユールの共用メモリの出力部
   に送られるべきデータを関連した共用メモリの入
   力部に書き込む書込み手段と、別のプロセツサモ
   ジユールの共用メモリの入力部から送られてきた
   データを関連した共用メモリの出力部から読み取
   る読取り手段と、を含み、 前記データ処理装置は更に、システムバスに動
   作的に接続されて、アドレスブロツク信号を含む
   共通アドレス信号を各共用メモリに送り、選択さ
   れた共用メモリの入力部からデータを読み且つ少
   くとも１つの共用メモリの出力部にデータを書き
   込むための主制御装置を有し、 前記主制御装置は入力イネーブル信号を特定の
   プロセツサモジユールに供給し該プロセツサモジ
   ユールの共用メモリの入力部を選び且つ１つまた
   はそれより多くのプロセツサモジユールに出力イ
   ネーブル信号を供給し、これらのプロセツサモジ
   ユールの共用メモリの出力部を選択するための供
   給手段を含み、 前記プロセツサモジユールの共用メモリは更
   に、前記共通アドレス信号中のアドレスブロツク
   信号をデコードし、デコードされたアドレスブロ
   ツクが入力部のアドレスブロツクであるなら第１
   の出力信号を発生し、デコードされたアドレスブ
   ロツクが出力部のアドレスブロツクであるなら第
   ２の出力信号を供給するデコード手段と、前記供
   給手段およびデコード手段に応答し、前記入力イ
   ネーブル信号および前記デコード手段が発生する
   前記第１出力信号の両者が存在する場合は関連し
   た共用メモリの入力部を付勢し前記共通アドレス
   信号を受け入れ、前記出力イネーブル信号および
   前記デコード手段が発生する前記第２出力信号の
   両者が存在する場合は関連した共用メモリの出力
   部を付勢し前記共通アドレス信号を受け入れるイ
   ネーブリング手段と、を含むことを特徴とするデ
   ータ処理装置。 ２ 特許請求の範囲第１項記載のデータ処理装置
   において、前記プロセツサモジユールの各々は前
   記システムバスに動作的に接続されて前記主制御
   装置からの前記入力及び出力イネーブル信号を記
   憶するレジスタを更に含み、前記イネーブリング
   手段は前記共用メモリを前記システムバスに動作
   的に接続し、前記システムバスからのアドレス信
   号に対しゲートを開き、該アドレス信号が受け入
   れられたとき前記共用メモリへのまたは前記共用
   メモリからのデータ信号に対しゲートを開く複数
   のゲートを含むことを特徴とするデータ処理装
   置。 ３ 特許請求の範囲第１項記載のデータ処理装置
   であつて、更にアドレス信号を共用メモリブロツ
   クに供給し、アドレスされたデータを１つの共用
   メモリブロツクから別の共用メモリブロツクに移
   し且つ複数の共用メモリウインドを含むアドレス
   スペースを持つデータ転送手段を有し、前記ウイ
   ンドの各々は前記複数のプロセツサモジユールの
   共用メモリの共通アドレスブロツクによつて画定
   されており、 前記データ処理装置は更に、１つ以上のプロセ
   ツサモジユールの少くとも２つの共用メモリブロ
   ツクを前記データ転送手段が持つ異なる共用メモ
   リウインドに個々にマツプするマツピング手段を
   有し、該マツピング手段は、各々が１つのプロセ
   ツサモジユールと関連している複数のゲート手段
   を含み、該ゲート手段はアドレス信号がマツプさ
   れたアドレスブロツク内にある場合は該アドレス
   信号を前記データ転送手段からプロセツサモジユ
   ールのメモリへ送り、アドレス信号が処理手段の
   メモリのマツプされたアドレスブロツクのいずれ
   にも存在しない場合はメモリからのアドレス信号
   を阻止する、ことを特徴とするデータ処理装置。 ４ 特許請求の範囲第１項記載のデータ処理装置
   であつて、更に 複数の入力／出力ポートを有し、前記複数のプ
   ロセツサモジユールの各々は少くとも１つの入
   力／出力ポートと関連しており、 前記複数のプロセツサモジユールの各々は該プ
   ロセツサモジユールと該プロセツサモジユールに
   関連した入力／出力ポートとの間をインターフエ
   ースするインターフエース手段を持ち、各プロセ
   ツサモジユールの前記共用メモリは更に付勢され
   たとき該共用メモリの前記入力部及び出力部を前
   記システムバスにつなぐ送受信器を含み、各プロ
   セツサモジユールは更に、前記入力／出力ポート
   からのデータを入力し、該データを処理しそして
   別のプロセツサモジユールの共用メモリの出力部
   に送るためプロセツサ共用メモリの入力部に該デ
   ータを記憶させる入力手段を持ち、 各プロセツサモジユールは更に前記システムバ
   スに動作的に接続されて前記主制御装置からの前
   記入力および出力イネーブル信号を記憶するレジ
   スタを持ち、 各プロセツサモジユールは更に、前記主制御装
   置によつてプロセツサモジユールの共用メモリに
   書き込まれたデータを読み、該プロセツサモジユ
   ールと関連した入力／出力ポートに前記データを
   出力する手段を持つ、ことを特徴とするデータ処
   理装置。 ５ 特許請求の範囲第４項記載のデータ処理装置
   において、前記入力および出力部はランダムアク
   セスメモリを含むことを特徴とするデータ処理装
   置。