JPH01205366A - データを転送するための方法およびそのためのデータ転送制御器 - Google Patents

データを転送するための方法およびそのためのデータ転送制御器

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JPH01205366A
JPH01205366A JP63316046A JP31604688A JPH01205366A JP H01205366 A JPH01205366 A JP H01205366A JP 63316046 A JP63316046 A JP 63316046A JP 31604688 A JP31604688 A JP 31604688A JP H01205366 A JPH01205366 A JP H01205366A
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JP63316046A
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William M Johnson
ウィリアム・マイクル・ジョンソン
Alan Olsson Timothy
ティモシー・アラン・オルソン
John Danto Doru
ドルー・ジョン・ダトン
Lee Sherman
シャーマン・リー
William Stoenner David
デイビッド・ウィリアム・スターナー
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Advanced Micro Devices Inc
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Advanced Micro Devices Inc
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景コ １、発明の分野 この発明は一般に中央処理装置（ｒｃＰＵＪ　）を含む
第１の組の高性能デバイスが取付けられる第１のバスと
、そのＣＰＵの性能を制限しないように比較的低性能の
第２の組のデバイスが取付けられる第２のバスとの間で
データを転送するための方法およびそれに用いられる装
置に関するものである。この発明は特に、低減命令セッ
トコンピュータ（ＲＩ　Ｓ　Ｃ）システムの一部を構成
するＣＰＵが取付けられる高性能チャネル（これより以
降「ローカルバス」という）と１個以上の典型的には低
性能の周辺バス（これより以降「遠隔バス」という）と
の間の、上で述べられたデータ転送機能を果たすのに適
した新規のデータ転送制御器（ｒＤＴｃＪ　）または１
組のＤＴＣに関するものである。
（以下余白） ２、関連技術の説明 ＲＩＳＣプロセッサと、ＲＩＳＣシステムの内部にある
メモリ手段を含む１組のデバイスとの間の高性能システ
ムインターフェイスを達成するための方法および装置が
、アドバンスト・マイクロ・ディバイシズ・インコーホ
レーテッドに譲渡され、１９８７年２月１９日に出され
た同時係属出願連続番号節０１２，２２６号に記載され
ている。
この同時係属中の出願はここに引用により援用される。
同時係属出願において教示されている新規のシステムイ
ンターフェイスはその好ましい実施例によれば「アドレ
スバス」と「データパスコと呼ばれる２個の３２ビット
幅のバスを含む。この出願の目的ではこれらの２個のバ
スは共にローカルバスに対応する。
ＲＩＳＣシステムが市場で入手可能なＩＲ８Ｃプロセッ
サより遅い速度で典型的には動作する周辺デバイスの広
いアレイを利用しかつアクセスすることができるように
、ローカルバスは１個以上の前記周辺デバイスが接続さ
れる遠隔バスに何らかの態様で結合される必要がある。
遠隔バスはそれ自身プロセッサで完全な入出力サブシス
テムでもあり得る。
現在、異なる性能特性を有しく以前に述べられたローカ
ルバスと遠隔バスのように）、また一方で同時にバスに
取付けられるデバイスの性能にそれほど影響を及ぼさな
いバスの間の相互接続およびデータ転送を可能にするい
かなるデバイスも方法も知られていない。この問題を処
理する際に、たとえばローカルバスに取付けられている
ＲＩＳＣプロセッサのような高速プロセッサの性能を遠
隔バスに接続されている周辺装置および／または入出力
サブシステムの比較的低い性能と接触させないようにす
ることが特に望ましい特徴であろう。
理想的には、ローカルバス上のアクセスの帯域幅および
待ち時間は遠隔バス上のアクセスの帯域幅および待ち時
間から両方のバス上のアクセス間で同時に結合を解除さ
れることが必要とされる。
解決されるべき別の問題は、入出力ポートおよび直接メ
モリアクセス（ｒＤＭＡＪ　）動作がローカルバスに取
付けられたデバイスとオーバラップする（すなわち並列
に動作する）ことを可能にする方法および装置を提供す
べきである。そのような並列特性は、ＤＴＣがその一部
を形成する全体システムの性能をさらに高めかつ特にＲ
ＩＳＣシステムにおいてはＲＩＳＣプロセッサが入出力
の終了を待機しなくてもよいようにするであろう。
人出力制御器およびＤＭＡ自体の機能は先行技術で周知
である。しかしなから、これらの機能の組合わせはいか
なる方法または装置によっても行なわれておらず、その
方法および装置とは（１）以上述べられた型の高性能Ｒ
ＩＳＣシステムのローカルバスと遠隔バスを相互接続し
かつバッファに入れ、（２）異なる性能特性を有するバ
スを相互接続させる際の以前に述べられた問題を解決し
、（３）以前に述べられた並列を提供するものである。
さらに、上で述べられた型のバスとバスのインターフェ
イスを支持するＤＭＡチャネル、すなわち異なるバス特
性と、連続したアドレスシーケンスのみを行なうＤＭＡ
チャネルに対する並列を説明するいかなるＤＭＡチャネ
ルもそれ自身知られていない。
最後に、１８Ｍ３７０　（大型の本体コンピュータ）の
ようなシステムは直接メモリアクセス特性を有するチャ
ネル制御器回路網を含むことが知られているが、マイク
ロプロセッサレベルで特に単一チップ上でのＤＭＡおよ
び入出力制御器機能の両方を提供する、ＲＩＳＣ処理シ
ステムとの組合わせにおける先行技術は知られていない
。そのような特性は現在チップレベルで製作されている
ＲＩＳＣ処理システムにとって所望な属性であろう。
［発明の要約］ この発明に従えば、少なくとも１つの中央処理装置（ｒ
ＣＰＵＪ）を含む第１の組の高性能デバイスが取付けら
れる第１のバスと、比較的低性能の第２の組のデバイス
が取付けられる第２のバスとの間のデータを転送する方
法および装置が開示される。特に、この発明は特に、第
１と第２の組のデバイスの間の通信を容易にし、一方で
第１の組のデバイスの性能と第２の組の性能の比較的低
い性能とを離す態様で以上述べられた転送機能を達成す
る。
この発明の好ましい実施例によれば、１組の直接メモリ
アクセスチャネルを含むデータメモリアクセス（ｒＤＭ
ＡＪ　）装置および方法が開示される。ＤＭＡチャネル
は低減命令セットコンピュータ（ＲＩＳＣ）システムに
おけるＣＰＵに結合される高性能チャネル（これより以
降「ローカルバス」という）と典型的には低性能の周辺
バス（これより以降「遠隔バス」と呼ぶ）との間のデー
タを転送するために用いられてもよい。ローカルバスと
遠隔バスとの間の結果として生じるＤＭＡインターフェ
イスは標準の周辺デバイスの広い性能範囲がシステムの
性能を制限しないようにＲＩＳＣシステムに取付けられ
ることを可能にする。
この発明の目的は異なる性能特性を有しく上述のローカ
ルバスと遠隔バスのように）、一方で同時にそのバスに
取付けられるデバイスの性能にそれほど影響も及ぼさな
いバスの相互接続およびデータ転送を可能にする方法お
よび装置を提供することである。
この発明の他の目的はＲＩＳＣシステムが典型的にはＲ
ＩＳＣプロセッサより低速で動作する市場で入手可能な
周辺デバイスの広いアレイを利用しかつアクセスするこ
とを可能にする方法および装置を提供することである。
この発明のさらに他の目的はローカルバス上のアクセス
の帯域幅および待ち時間が遠隔バス上のアクセスの帯域
幅および待ち時間とから両方のバス上のアクセス間で同
時に結合を解除される態様で、たとえばローカルバスに
取付けられるＲＩＳＣプロセッサのような高速プロセッ
サの性能を遠隔バスに接続される周辺装置および／また
は入出力サブシステムの比較的低性能から離すことであ
る。
さらに、この発明の目的はＤＭＡ動作が全体のシステム
性能を高めるためにローカルバスに取付けられたデバイ
スとオーバラップする（すなわち並列に動作する）がで
きる方法および装置を提供することである。
この発明の好ましい実施例はＲＩＳＣプロセッサとＤＴ
Ｃの両方をチップレベルで組立てて、ＲＩＳＣ処理環境
の中で前述の目的を満たす。
この発明は遠隔バス上の周辺装置をローカルバスに接続
するのに必要なハードウェアの量を減じることを特徴と
する。この発明の付加の特徴はバスの大きさ決めや、デ
ータのパッキングおよびパッキング解除そしてバイトと
ワードにパックされたハーフワードデータとの間の変換
を行なうための柔軟性を含む。
この発明のこれらおよび他の目的および特徴は以下の詳
細な説明および同様の参照符号がすべての図面にわたっ
て同じ特徴を表わす添付の図面を考慮すると当業者には
明らかとなるであろう。
［詳細な説明］ この発明の好ましい実施例に従えば、ＤＴＣはローカル
バス上の４個のアドレスマツピングされた入力／出力ポ
ートを実現する。これらのポートはローカルバスから遠
隔バスへのゲートウェイを提供し、その結果ローカルバ
スに取付けられたプロセッサは直接遠隔バス上のデバイ
スおよびメモリをアクセスできる。
この発明の好ましい実施例に従えば、各入出力ポートは
大きさが２のべきの数のバイトであってかつローカルバ
ス上の対応するどの２のべきのアドレス境界でも始まる
ことができる。ポートはデータメモリアドレス空間かま
たは入出力アドレス空間のいずれかにおけるローカルバ
ス上で現われることができる。これらのアドレス空間は
引用された同時係属出願において規定される。そのポー
トはアドレスマツプされ、そのためローカルバス上のア
ドレス指定は遠隔バス上のアドレス指定と独立している
。これらのポートのオプショナルの先読みおよび後書き
によって遠隔バスアクセスはローカルバスアクセスとオ
ーバラップすることが可能となる。これらの特徴は後に
より詳細に説明される。
ＤＴＣはまた遠隔バスからローカルバスへのそしてロー
カルバスから遠隔バスへのＤＭＡ転送を支持する、４個
のバッファに入れられたＤＭＡチャネルを実現する。こ
の発明の好ましい実施例に従えば、ＤＭＡアクセスに関
してデータは４個の６４ワードのキューの１つにおいて
バッファされる。ＤＭＡチャネル１個あたり１つのキュ
ーがある。
ＤＭＡキューは各ローカルバス獲得のために大量のデー
タの転送を許容することによってローカルバス上のＤＭ
Ａ転送のオーバヘッドを減する。
これは特に引用された同時係属出願において述べられて
いるようにローカルバスのバーストモード能力が用いら
れるなら有効である。キューはたとえばＲＩＳＣプロセ
ッサ上でのソフトウェア実行によって直接操作されても
よい。
以上に述べられたように、第１図はＲＩＳＣシステムの
ローカルバスと遠隔バスを相互接続させるＤＴＣを示す
。
すなわち、ＤＴＣ，すなわちユニット１０４はそれぞれ
リンク１１１ａおよび１１２ａを介して３２ビツトのア
ドレスバス１１１と３２ビツトのデータバス１１２とに
相互接続されて示される。
第１図においてローカルバス１１０で示されるローカル
バスはアドレスバス１１１とデータバス１１２とからな
ることに注目されたい。
ＲＩＳＣプロセッサ１０１と、プログラムストア１０２
と、データメモリ１０３と、これらのデバイスすなわち
１ｌｌｂ、１ｌｌｃ、１ｌｌｄおよび１１２ｂの間の相
互接続と、アドレスバス１１１と、データバス１１２は
すべて同時係属出願に詳細に説明される。新規のＤＴＣ
は例示の目的のみで同時係属出願において述べられたＲ
ＩＳＣシステムの中でここに説明されるであろう。当業
者はＤＴＣがここで述べられる発明の精神および範囲か
ら逸脱することなく異なる性能特性を有するデバイスに
インターフェイスを提供するようにどのようにされるか
を容易に理解するであろう。
ＤＴＣ１０４とインターフェイスユニット１０５は同時
係属出願連続番号節０１２，２２６号には示されていな
い。インターフェイスユニット１０５は必要ではないが
ＤＴＣ１０４を遠隔バス１２０に相互接続させるために
用いられてもよい。
ユニット１０４および１０５の双方は後に詳細に説明さ
れる。
この発明の好ましい実施例に従えば、ＤＴＣＩ０４は１
．２ミクロンＣＭ　ＯＳ技術において実現されかつ１４
８個の信号ピンと、２０個の電力および接地ピンと、１
個のアライメントピンを用いて１６９のターミナルのピ
ングリッドアレイ（ＰＧＡ）パッケージにおいて実装さ
れる。
第２図はＤＴＣ１０４のためのピンアウト図である。第
２図の集積回路パッケージ２０４は新規のＤＴＣを収容
しかつこの発明の好ましい実施例に従った、ローカルバ
ス１１０を介した第１図に示されるＲＩＳＣシステムと
遠隔バス１２０を介した１組の周辺装置の両方への相互
接続を容易にする。ＤＴＣへのそしてＤＴＣからのロー
カルバス接続は第２図の点線Ａ−Ａの左側に示されかつ
ＤＴＣへのそしてＤＴＣからの遠隔バス接続は第２図の
点線Ａ−Ａの右側に示される。
インターフェイスがどのように利用されるかの説明を続
ける前に、この発明の好ましい実施例に従って１組のＤ
ＴＣ入力および出力信号はＤＴＣ１０４とバス１１０お
よび１２０によってそれに接続されるデバイスとの間の
本質的かつ制御情報の通信を容易にするために規定され
ている。これらの信号は第２図に示されるピンアウトブ
ロックに示されるピンとの１対１対応である。
第２図に示される集積回路を介してＤＴＣ１０４に入力
されかつＤＴＣ１０４から出力される信号の説明はＤＴ
Ｃがどのようにローカルバス１１０と遠隔バス１２０の
間の交信を支持するのに利用されるか（後により詳細に
説明される）の説明とともにＤＴＣの動作性および有用
性を例示する。
バス１１０に取付けられるＲＩＳＣプロセッサとバス１
２０に取付けられるデバイスとのインターフェイスと同
じＤＴＣの利用かつ制御方法の教示が、異なる性能特性
を有しＤＴＣを介して相互接続されるバスに取付けられ
るデバイスの組の間の交信を容易にするためにどのよう
にＤＴＣを利用しかつ制御するかの教示まで延長されて
もよいことを当業者は容易に認めるであろう。
例示および引用された同時係属出願との一致のために、
ＲＩＳＣシステムのための３２ビツト命令およびデータ
ワードアーキテクチャが仮定される。当業者は例示的な
実施例が異なるワードの長さを有するコンピュータシス
テムに関して発明の実現化例または範囲を制限しないこ
とを認めるであろう。
ピンアウトブロック形式でこの発明の好ましい実施例の
ＤＴＣ１０４への入力およびＤＴＣ１０４からの出力の
各々を示す第２図を参照する。
まずローカルバス入力および出力に焦点を当てると、（
第２図の左側）第１図のアドレスバス１１１とデータバ
ス１１２は３２個のピンが各々ある２個の組からなる６
４のピンバス相互接続を介して第２図のブロック１０４
に相互接続されて示される。第１の組の３２個のピンは
第１図のバスをＤＴＣ１０４に相互接続するように働き
かつ第２図においてはｒＡＯ−Ａ３１Ｊと示される。第
２の組の３２個のピンは第１図の別々の独立したデータ
バスすなわちバス１１２に向けられ、第２図において（
’Ｄｏ−ＤＤ３１Ｊで示される。
第２図のピンの説明を進める前に、「３状態」という言
葉はこれより以降通常の動作の間、高インピーダンス状
態に置かれてもよい信号を表わすために用いられること
に注目すべきである。すべての出力（ＭＳＥＲＲを除く
）が＊ＴＥＳＴ入力によって高インピーダンス状態に置
かれてもよい。
ＭＳＥＲＲおよび＊ＴＥＳＴの両方は第２図のピンの説
明を参照して後に説明される。
ローカルバス信号の説明に戻るが、すべてのローカルバ
ス信号は５ＹＳＣＬＫに対して同期式であることに注目
すべきである。５ＹＳＣＬＫは引用された同時係属出願
において説明される。
ＡＯ−Ａ３１　（アドレスバス）ピンは双方向であり、
同期式でかつ３状態である。アドレスバスはバーストモ
ードアクセスを除いてすべてのローカルバスアクセスに
対してバイトアドレスを転送する。バーストモードアク
セスでは、シーケンスにおける第１のアクセスに対して
アドレスを転送する。
ＤＯ−Ｄ３１　（データバス）ピンは双方向であって、
同期式でかつ３状態である。データバスはＤＴＣのロー
カルバス側でＤＴＣ１０４へかつＤＴＣ１０４からデー
タを転送する。
第２図の線Ａ−Ａのローカルバス側のすべての他のピン
および信号は”Ｃ３ＥＬとＤＴＯ−ＤＴ３および＊ｌＮ
ＴＲを除いて引用された同時係属出願において説明され
る。しかしなから、明確かつ完全にするために、ＤＴＣ
１０４の状況におけるピンおよび信号の各々の目的の復
習が他に説明されていないピンおよび信号の説明に加え
て再び述べられる。以下に続くピンおよび信号の説明す
べてはこの発明の好ましい実施例に従うものである。
５ＹＳＣＬＫ　（システムクロック）はＤＴＣ１０４の
入力である。入力はローカルバスの周波数で動作するク
ロック信号である。ＤＴＣ１０４はこの信号を用いてす
べてのローカルバスアクセスを同期化する。
＊ＢＲＥＱ　（バス要求）は同期式であり、アクティブ
ローであってローカルバスのための仲裁をするために用
いられるＤＴＣｌ　０４の出力である。
車ＢＣＲＴ　（バス許可）は同期式であって、アクティ
ブローで、ＤＴＣ１０４にそれがローカルバスを制御し
ていることを知らせるＤＴＣ１０４の入力である。たと
え＊ＢＲＥＱが不活性状態であってもそれは断定されて
もよい。もしＤＴＣ１０４が許可されたローカルバスを
用いることができないなら、それは＊ＢＩＮＶ（後に説
明される）が遊び状態のローカルバスサイクルを作るこ
とを断定する。
＊Ｃ３ＥＬ（チップ選択）は同期式であって、アクティ
ブローで、ＤＴＣ１０４の入力である。
この発明の好ましい実施例に従えば、ＤＴＣ１０４はア
ドレスデコードの結果かまたは亭Ｃ３ＥＬ上の活性状態
レベルの結果のいずれかとしてのローカルバス要求を認
工するように構成されてもよい。この入力はこの発明を
教示するのに要求される程度だが後に説明される内部の
ＤＴＣ１０４しジスタへのアクセスのみに関して関連が
ある。
”ＢＩＮＶ（バス無効）は同期式であって、アクティブ
ローで、アドレスバス１１１と関連の制御が無効である
ことを示す、ＤＴＣ１０４の出力である。それはローカ
ルバスのための遊び状態のサイクルを指定する。ピン自
身は双方向である。
＊ＤＲＥＱ（データ要求）は双方向のピンである。この
ピンの信号は同期式であって、３状態でかつアクティブ
ローである。この信号はローカルバス上の活性状態のデ
ータアクセスを示す。断定されると、アドレスバス１１
１上でそのアクセスのためのアドレスが現われる。
ＤＲＥＱＴＯ−ＤＲＥＱＴＩ　（データ要求型）信号は
同期式であり３状態である。これらの信号は以下のとお
りローカルバス上のデータアクセスのためのアドレス空
間を指定する。（値（Ｘ）は気にしないということであ
る） ＤＲＥＱＴＩ　　ＤＲＥＱＴＯ意味 ０　　０　　命令／データメモリアクセス０　　１　　
入力／出力アクセス １　　　ｘ　　コプロセッサ転送（ＤＴＣＩＯ４によっ
て無視される） Ｒ／　”Ｗ　（読出／＠込）は双方向であって、同期式
であり、３状態信号である。ＤＴＣ１０４がローカルバ
ススレーブであるとき、この信号はデータがローカルバ
スプロセッサからＤＴＣ１０４１こ（Ｒ／車Ｗロー）ま
たはＤＴＣ１０４からプロセッサに（Ｒ／車Ｗハイ）に
転送されているかどうかを示す。ＤＴＣ１０４がローカ
ルバスマスタであるとき、この信号はデータがＤＴＣ１
０４からローカルバスメモリに（Ｒ／＊Ｗロー）かまた
はローカルバスメモリからＤＴＣｌ　０４に（Ｒ／＊Ｗ
ハイ）に転送されているかどうかを示す。
ＳＵＰ／＊ＵＳ（スーパバイザ／ユーザモード）は双方
向ピンである。このピン上の信号の出力は同期式であり
、３状態信号である。この出力はアクセスの間口−カル
バスプロセッサのプログラムモード（スーパバイザモー
ドかまたはユーザモード）を示す。これらのモードは引
用された同時係属出願において規定される。ＤＴＣ１０
４の内部レジスタはユーザモードアクセス（読出または
書込のいずれか）から守られる。ＤＴＣ１０４人出力ポ
ートはオプションとしてユーザモードアクセスから守ら
れてもよい。
０ＰＴＯ−ＯＰＴＩ　（オプション制御）信号は同期式
であり、３状態信号である。これらの信号はローカルバ
スアクセスのためのデータの長さを指定する。バイトお
よびハーフワードアクセスは入出力ポートを介した遠隔
バス１２０上で反映されたアクセスに対してのみ有効で
ある。例示の目的で用いられているこの発明の実施例に
従えば、ＤＴＣ１０４は遠隔バス１２０上の３２ビツト
転送のみを支持する。これらの信号のコード化は以下の
とおりである。
０ＰＴＩ　　０ＰＴＯデータ幅 ０　　　０　３２ビツト ０　　　１　　８ビツト １　　　０　１６ビツト １　　　１　　無効 ＊ＬＯＣＫ　（ロック）は双方向であって、同期式であ
り、原始読出−修正−書込サイクルが遠隔バス１２０上
で行なわれるべきことを示すために用いられるアクティ
ブロー信号である。それは入出力ポートアクセスでのみ
意義がある。ＤＴＣＩ０４はそれがローカルバスマスタ
であるときこの信号をハイに駆動する。
ＤＰＯ−ＤＰ３　（データパリティ）は同期式であり、
３状態信号でありローカルバスメモリにストアされたデ
ータのための奇数のバイトパリティ信号である。ＤＰＯ
信号はＤｏ−Ｄ７のためのバイトパリティであって、Ｄ
ＰＩ信号はＤ８−ＤＩ５のためのバイトパリティであっ
て以下同様である。ＤＭＡ転送の間、ＤＴＣ１０４はパ
リティが遠隔バス１２０からローカルバス１１０にまた
その逆に転送されることを可能にする。ＤＴＣＩＯ４は
人出力ポートを介するＤＭＡ転送かまたは遠隔からロー
カルへの転送の間、有効パリティのチェックを行なうこ
とができる。
”ＤＲＤＹ　（データ作動可能）は双方向信号であって
、同期式でかつアクティブローである。口−カルバスの
読出では、この入力は有効データがデータバス１１１上
にあることを示す。書込では、それはアクセスが終了し
かつデータがもはやデータバス１１２上で駆動される必
要がないことを示す。ＤＴＣ１０４がローカルバスアク
セスでスレーブであるとき、（＊ＤＥＲＲもまた断定さ
れない限り）アクセスを首尾よく終了したことを示すた
めに＊Ｄ　ＲＤ　Ｙを断定する。ＤＴＣ１０４はローカ
ルバスアクセスでマスクであるとき、＊ＤＲＤＹはロー
カルバスメモリが（車ＤＥＲＲもまた断定されない限り
）アクセスを首尾よく終了したことを示す。
＊ＤＥＲＲ（データエラー）入力は同期式でありかつア
クティブローであって、現在のローカルバスアクセスの
間エラーが発生したことを示す。
”ＤＢＲＥＱ（データバースト要求）は双方向であって
、同期式であり３状態であって、ローカルバス上のバー
ストモードデータアクセスを確立しかつバーストモード
データアクセスの間データ転送を要求するために用いら
れるアクティブロー信号である。
＊ＤＢＡＣＫ　（データバースト肯定応答）は双方向で
あって、同期式でありかつバーストモードデータアクセ
スがローカルバス上で（ＤＴＣＩＯ４をアクセスのため
のマスクまたはスレーブのいずれかとして）確立したと
きはいつでもアクティブ状態であるアクティブロー信号
である。
＊ＩＮＴＲ（割込要求）出力は同期式でありかアクティ
ブローであって、ＤＴＣ１０４によって割込またはトラ
ップ要求の信号を送るために用いられてもよい。
＊ＴＥＳＴ（テストモード）入力は同期式であって、ア
クティブローでかつ活性状態のときＤＴＣ１０４をテス
トモードにする。ＭＳＥＲＲを除くすべての出力および
双方向ラインはこのモードで強制的に高インピーダンス
状態にされる。
ＭＳＥＲＲ（マスタ／スレーブエラー）出力は同期式で
あり、アクティブハイであって、ＤＴＣｌ。０４の出力
とオフチップドライバの内部より与えられた信号との比
較結果を示す。もしいずれかの可能化されたドライバで
相違が存在するなら、この信号は断定される。
最後に、ＤＴＣ１０４へのローカルバス接続では、＊Ｒ
ＥＳＥＴ（リセット）入力は同期式であって、ＤＴＣ１
０４をリセットするアクティブロー信号である。
第２図に示される線Ａ−Ａの遠隔バス側でのピンおよび
信号は以下の目的のためである。
この発明の好ましい実施例に従えば、すべての遠隔バス
信号はＤＴＣ１０４の遠隔バスインターフェイスの動作
周波数でのクロックである、ＲＣＬＫと同期しているこ
とに注目すべきである。ＲＣＬＫはＲＯ５Ｃ入力（後に
説明される）の周波数の半分で発生される出力か、また
は外部のクロック発生器からの入力のいずれかである。
遠隔バス信号はこのクロックに対して同期しているかま
たは同期していないかのいずれであってもよい。
ＲＯ３Ｃ（遠隔発振器）入力は、ＤＴＣ１０４が遠隔バ
スのためにＲＣＬＫを発生するときＲＣＬＫの周波数の
２倍の発振器入力である。ＲＣＬＫが外部のクロック発
生器によって発生されると、ＲＯ３Ｃはハイかまたはロ
ーにつながれるべきである。
＊ＲＢＲＥＱ　（遠隔バス要求）出力は同期式であって
、アクティブローでかつ遠隔バス１２０のための仲裁に
用いられる。
＊ＲＢＣＲＴ　（遠隔バス許可）入力は非同期式かまた
は同期式のいずれかであつもてよく、アクティブローで
、ＤＴＣ１０４が遠隔バス１２０の制御をしているとい
う信号を出す。それは＊ＲＢＲＥＱがたとえ非活性状態
であってもアクティブであるかもしれない。もしＤＴＣ
１０４が遠隔バスを制御するが、行なうべきアクセスを
有していないなら、それは＊ＡＳＴＢ（後に説明される
）を不活性状態に保持する。
ＲＡＤＯ−ＲＡＤ３１　（遠隔アドレス／データバス）
は双方向であって、入力／出力であり、非同期式／同期
式であり、３状態バスである。このバス上の信号は遠隔
バス１２０のための多重化されたアドレス／データ信号
である。”Ａ　Ｓ　Ｔ　Ｂが断定されると、このバスは
遠隔バスアクセスのバイトアドレスを保持する。＊Ｄ　
Ｓ　Ｔ　Ｂが断定されると、このバスはＤＴＣ１０４と
遠隔バス１２０におよびそれらからデータを転送するた
めに用いられる。
ＲＡＤＰＯ−ＲＡＤＰ３　（遠隔アドレス／データパリ
ティ）は１組の双方向の３状態であって、ＲＡＤＯ−Ｒ
ＡＤ３１のための非同期／同期式奇数バイトパリティ信
号である。ＲＤＰＯ信号はＲＡＤＯ−ＲＡＤ７のための
バイトパリティであって、ＤＢＩ信号はＲＡＤ８−ＲＡ
ＤＩ５のためのバイトパリティであり以下同様である。
ＤＭＡ転送の間、ＤＴＣ１０４はパリティが遠隔バス１
２０からローカルバス１１０へとおよびその逆に転送さ
れることを可能にする。ＤＴＣ１０４は入出力ポートを
介するＤＭＡ転送かまたは遠隔からローカルへの転送の
いずれかの間、有効パリティをチェックすることができ
る。
＊ＡＳＴＢ（アドレスストローブ）信号は３状態であっ
て、同期式であり、ＤＴＣ１０４がＲＡＤＯ−ＲＡＤ３
１ライン上のアクセスのためにバイトアドレスを供給し
ていることを示すために断定されるアクティブローの出
力信号である。
Ｍ／＊１０（メモリ／入出力）出力は３状態であって、
同期式であり、現行の転送が遠隔バスのメモリアドレス
空間かまたは入力／出力（入出力）アドレス空間で起こ
っているかどうかを示す。
＊ＲＭＷ　（読出−修正−書込）出力は３状態であって
、同期式であり、現行の遠隔バスアクセスが原子（ａ　
ｔ　ｏｍ　ｉ　ｃ）の読出−修正−書込信号であること
を示す。それはそこで＊ＬＯＣＫ信号が活性状態である
、ローカルバス上の入出力ポートアクセスに応答して活
性状態にされる。＊ＲＭＷは読出−修正−書込シーケン
スの持続期間断定される。この信号は同期化および排他
演算のために利用されてもよいので、遠隔バスは原子性
（ａｔｏｍｉｃｉｔｙ）を保証しなくてはならない。
ＲＲ／　＊ＲＷ　（遠隔読出／遠隔書込）出力は３状態
であり、同期式であってデータ転送の方向を決定する。
ハイレベルは遠隔バス１２０からＤＴＣ１０４への転送
（読出）を示し、ローレベルはＤＴＣ１０４から遠隔シ
ステムへの転送（書込）を示す。
ＤＳＩＺＥＯ−ＤＳＩＺＥＩ　（データサイズ要求）信
号は３状態であり、同期式であって要求された転送のデ
ータ幅を反映する出力である。この発明の好ましい実施
例に従えば、これらの信号のコード化は以下のとおりで
ある。
ＤＳＩＺＥＩ　　ＤＳＩＺＥＯデータ幅０　　　　　０
　　　　３２ビツト ０　　　　　１　　　　　８ビツト １　　　　　０　　　　１６ビツト １　　　　　１　　　　　無効 ＊ＤＳＴＢ（データストローブ）は３状態であり、同期
式であってＲＡＤＯ−ＲＡＤ３１ラインがデータ転送（
読出）で利用可能であることかまたはＲＡＤＯ−ＲＡＤ
３１ラインが書込のための有効なデータを含むことを示
しているアクティブロー出力である。
ＤＳＡＣＫＯ−ＤＳＡＣＫＩ　（データサイズ肯定応答
）信号は非同期式／同期式入力信号であって、これは要
求されたアクセスが終了することを示しかつアクセスさ
れたデバイスによって支持されるデータ幅（’８．１６
または３２ビツト）を示す。もし示されたデータ幅がＤ
Ｓ　Ｉ　ＺＥＯ−ＤＳＩＺＥＩによって要求される転送
に十分でないなら、データ幅例外が発生する。これらの
信号のコード化は以下のとおりである。
ＤＳＡＣＫＩ　　ＤＳＡＣＫＯデータ幅０　　　　　０
　　　　３２ビツト ０　　　　　１　　　　　８ビツト １　　　　　０　　　　１６ビツト １　　　　　１　　　　　無効または 応答なし ＊ＲＢＥＲＲおよび＊ＥＯＰ　（後に説明される）はも
しいかなるＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答も存在しな
いならアクセスを終了させるための交互の手段を提供す
ることに注目すべきである。
”ＲＢＥＲＲ（遠隔バスエラー）は非同期式／同期式で
あって、アクティブロー入力であり、これは遠隔バス転
送のデータサイクルの間、活性状態であるとき現行の転
送の間遠隔バスでのエラー状態を示す。
”ＥＯＰ（プロセスの終わり）は非同期式／同期式のＤ
ＴＣ入力のアクティブローであって、遠隔バスデバイス
はこれを最後のＤＭＡ転送の間ＤＴＣにおける終了状態
に関係なくＤＭＡ転送の終わりの信号を送るために用い
てもよい。”ＥＯＰｌ；！　Ｄ　Ｓ　Ａ　ＣＫ　Ｏ−Ｄ
　Ｓ　Ａ　ＣＫ　３１．：関係なく　ＤＭＡ転送のデー
タサイクルを終了する。
＊ＤＲＱＯ−ＤＲＱ３　（ＤＭＡ要求）入力は非同期式
／同期式であって、アクティブローでがっＤＭＡ転送を
要求するために遠隔バスデバイスによって用いられる。
入力＊ＤＲＱＯ−＊ＤＲＱ３はそれぞれＤＭＡチャネル
０ないし３のためのＤＭＡ転送を要求する。この発明の
好ましい実施例に従えば、要求の相対的優先順位は固定
されるがまたは回転されるかのいずれかにプログラム可
能である。ＤＴＣ１０４はＤＭＡ転送が発生するとき対
応するＤＡＭ肯定応答を断定する。これらの入力は対応
するＤＭＡ肯定応答出力が断定されるまで活性状態のま
まで保持されなくてはならない。
最後に、出力車ＤＡＫＯ−車ＤＡＫ３　（ＤＭＡ肯定応
答）は同期式であって、アクティブローでＤＴＣ１０４
が遠隔バス１２０上でＤＭＡ転送を行なうことを肯定応
答するために用いられる。出力＊ＤＡＩ、ＫＯ−＊ＤＡ
ＣＫ３はそれぞれＤＭＡチャネルＯないし３のためのＤ
ＭＡ転送を肯定応答する。
ローカルバス１１０と遠隔バス１２０の間のインターフ
ェイスを制御するのに有益である１組のＤＴＣ入力と出
力信号について詳細に説明してきたが、ＤＴＣ自身の詳
細な機能説明およびそれがどのように様々なデータおよ
びアドレス転送を支持するかを次に述べる。この説明に
よりこの発明の動作および有用性の両方の論証を終える
。
第３図を参照すると、この図はこの発明の教示に従って
作られた４個の入出力ポートと４個のＤＭＡチャネルを
有するＤＴＣの機能ブロック図である。第３図の説明に
よってＤＴＣ動作の概要が述べられる。
ＤＴＣは第１図のブロック１０４に対応して点線で示さ
れ、参照番号３１０となっている。
矢印によって示される可能な信号方法が示されている、
以前に述べられたＤＴＣ入力および出力信号のサブセッ
トのみが第３図に示される。特に、ＡＯ−Ａ３１（！：
、＊Ｃ５ＥＬ（！：、ＤＯ−Ｄ３１と、ＤＰＩ−ＤＰ３
と、ＲＡＤＯ−ＲＡＤ３１およびＲＡＤＰＯ−ＲＡＤＰ
３信号７５＜ＤＴＣ３１０ｉ、：結合されて示されてい
る。どのようにデータおよびアドレス情報がＤＴＣ３１
０を通ってチャネル動作されるかの概要を説明するため
にはこれらの信号だけで十分である。
ＤＴＣ３１０がＤＴＣ３１ｏへ入ッタリ、ソコから出た
りまたはそれを通る種々の信号、カウンタ、入力、出力
等を保持しがっ制御するために用いられる、内部レジス
タ（第３図には示されていない）を有することが当業者
には理解されるであろう。ＤＴＣ３１０を実現するため
に用いられる特定のレジスタ構造は入出力制御器を動作
し、がつ制御するための唯一の構造ではないにしても有
益である。したがって、これらのレジスタの各々の機能
の簡単な説明とともに、この発明の好ましい実施例にお
いて用いられる内部ＤＴＣレジスタの一般的な概要は簡
潔さのために述べられる。また、特定の意味深い内部レ
ジスタがＤＴＣ３１０の動作を説明する際に有用である
ときは常にそれは詳細に参照される。
内部ＤＴＣレジスタはこの発明の好ましい実施例に従え
ば、アドレスバス１１１を介してアドレス指定され得る
。たとえば、入出力ポートを利用する前に、アドレスの
範囲が内部のＤＴＣレジスタにロードされてデータがそ
こに（またはそこから）ｉＦ込まれるアクセス窓を準備
し、そしてポートから検索されてもよい。この初期設定
機能はこの発明の好ましい実施例に従って第３図のアド
レス比較および制御デコーダ手段３０１によって行なわ
れてもよく、これはこの発明の一部を構成していないレ
ジスタをロードするための周知のハードウェアおよび／
またはソフトウェア技術によって実現されてもよい。ポ
ート窓を準備するのに加えて、ブロック３０１への＊Ｃ
３ＥＬ入力とＡ−Ａ３１入力およびブロック３０１から
の（ＤＴＣ３１０の内部レジスタへの）制御出力は好ま
しい実施例に従ってＤＴＣ３１０を構成するために用い
られ、アドレスデコードの結果またはアクティブ（ロー
）である”ＣＳ　Ｅ　Ｌの結果のいずれがとしてのロー
カルバス要求を認識する。
手段３０１の他に第３図は入出力ポートｏ−３（手段３
０２）と、ＤＭＡチャネル０−３（手段０３）と、パッ
キングおよび送り込みネットワーク（手段３０４）と、
多重化およびトランシーバデバイス（転送手段３０５）
と種々のパリティチェック手段を示す。また第３図には
ＡＯ−Ａ３１（アドレスバス１１１）と、Ｄｏ−Ｄ３１
　（データバス１１２）と、”ＣＳ　Ｅ　Ｌ入力とがす
べてＤＴＣ３１０のローカルバス側にあることが示され
ている。ＤＴＣ３１０の遠隔バス側には、ＲＡＤＯ−Ｒ
ＡＤ３１およびＲＡＤＰＯ−ＲＡＤＰ３インターフェイ
スが示されている。
上に述べられたように、手段３０１によって上述の窓が
作られ、すなわち、入出力ポート等を開放するために用
いられてもよい。この発明の好ましい実施例に従えば、
これらの窓はローカルパスワード境界で始まる２のべき
のアドレス範囲を資する。
手段３０２における４個の入出力ポートは例示の実施例
のＲＩＳＣプロセッサによって実行されるロードおよび
ストア命令を通ってアドレス指定される。手段３０３の
４個のＤＭＡチャネルはデータ転送のための開始アドレ
スを決定するためにＤＭＡチャネルを利用するのに周知
の態様で予めプログラムされる。典型的には、この発明
はベースアドレスレジスタを増分する内部のＤＴＣカウ
ンタの使用に基づいた、たとえば２や４などによる制限
された非シーケンシャル転送を特徴としているが、シー
ケンシャルなアドレス指定がＤＭＡ転送では利用される
。再び、手段３０１は手段３０２および３０３における
レジスタおよびカウンタを初期設定するために用いられ
てもよい。
もしＤＴＣの動作の間ＡＯ−Ａ３１に定義されたアドレ
スが人出力制御器によって入出力ポート窓内にあると認
識されるなら、アドレスは手段３０２内で遠隔バスアド
レス空間へと翻訳される。
もしアドレスが認識されないなら、いかなる翻訳も起こ
らない。
入出力ポートのためのアドレス翻訳はこの発明の好まし
い実施例に従ってＤＴＣのアドレス入力を初期設定の間
、入出力ポートレジスタにロードされる遠隔バスアドレ
スの範囲内の対応する遠隔バスアドレスと取替えること
によって行なわれる。
これらの遠隔バスアドレスは所与のポートに準備された
ローカルバスアドレス窓と１対１対応し、また遠隔バス
につながれたデバイスのためのディスクリートなデバイ
スアドレスと対応する。
ＤＴＣ３１０は次に翻訳されたアドレスを用いて遠隔バ
スアクセスを行ない、すなわちそれぞれＲＩＳＣプロセ
ッサのロードおよびストア命令の実行と一致して適当な
読出または書込を行なう。
ＤＭＡチャネル手段３０３に関して、各チャネルはそこ
から（またはそこに）データが転送されるべきアドレス
を決定する。手段３０３はこの決定を行なうために予め
プログラムされそして初期設定されていることを除いて
ＲＩＳＣプロセッサに関係なく動作する。以前に述べら
れたように、この発明の好ましい実施例に従えばＤＭＡ
チャネルは制限された非シーケンシャルの転送を行なう
ための柔軟性を有している。
第３図はまた、アドレスおよびデータがトランシーバと
ＲＡＤＯ−ＲＡＤ３１　（および４パリテイビツト）の
インターフェイスを介して遠隔バスに出力されるかまた
は遠隔バスから受取られるときインターリーブされるこ
とを示すための手段３０５の多重化およびトランシーバ
回路を示す。
第３図を参照して、手段３０５へのおよび手段３０５か
らのすべてのデータおよび入出力ポートまたはＤＭＡチ
ャネルのいずれかはパック／送り込み回路網手段３０４
を通過しなくてはならないことに注目すべきである。た
とえば、もしビットＤ８−Ｄ１５がローカルバスのデー
タバス部分からとられるべきでかつ遠隔バスに転送され
７＞（書込）べきなら、これより後により詳細に説明さ
れるこの発明の好ましい実施例に従えばパック／送り込
み回路網手段３０４は１ワード内に並置された８ビツト
の４個のコピーを遠隔バスに「送り込む」。ローカルバ
スから遠隔バスへのハーフワード転送では、手段３０４
がＤＴＣによる遠隔バスへの出力のために並置された２
組の適当な１６ビツトで３２ビツトワードを作る。
読出では、データは通常続出が行なわれるときと同じメ
モリサイクルにおいて遅れて遠隔バスから戻る。通常、
データ（８，１６または３２ビツト）は右に調整されて
手段３０４によって３２とットワードに「パック」され
るが、これはローカルバスへのすべての転送が３２ビツ
ト幅であるからである。再び、手段３０４の動作の詳細
は後に述べられる。
ＤＴＣ３１０の概要の説明を終えたが、−膜化した内部
のレジスタ説明が新規のＤＴＣによって支持されるデー
タフォーマットの説明とともに次に述べられる。これに
よって当業者はこの発明を作りかつ利用する方法を理解
するであろう。また、入出力ポートおよび実現されてい
るＤＭＡ機能の特定の説明はＲＩＳＣシステムを支持す
るためにこの発明を用いる中で述べるであろう。
大部分のＤＴＣ３１０とのソフトウェアの対話は内部Ｄ
ＴＣレジスタへのアクセスを介して発生する。これらの
レジスタはローカルバス上の語長（すなわち３２ビツト
）アクセスによって読出されかつ書込まれる。いかなる
ものも遠隔バスを通って直接にアクセス可能ではない。
そのレジスタは以下の４つのグループに分けられる。
１、グローバル制御レジスタ ２、ＤＭＡチャネルレジスタ ３、入出力ポートレジスタ ４、キューレジスタ ローカルバス上のＲＩＳＣプロセッサはロードおよびス
トア命令を用いてＤＴＣレジスタをアクセスする。各レ
ジスタはＲＩＳＣシステムのデータメモリまたは入出力
アドレス空間のいずれかにおいて独自のアドレスに割当
てられる。このアドレスはこの発明の好ましい実施例に
従って、ベースアドレスからのワードオフセットで指定
される。
ベースアドレスはすべてのＤＴＣレジスタに共通である
。ＤＴＣにおけるチップ選択マツピングレジスタはＤＴ
Ｃレジスタのためのベースアドレスを指定しかつこのア
ドレスがＤＴＣ動作を例示するために用いられている具
体例に従ってそこにＤＴＣが取付けられるＲＩＳＣシス
テムのデータメモリかまたは入出力アドレス空間にある
かどうかを指定する。
代わりに、以前に示されたように、ＤＴＣは第３図の手
段３０１を介してローカルバスを無視するように構成さ
れかつその間＊ＣＳ　Ｅ　Ｌ入力が活性状態であるいず
れのレジスタアクセスにも応答することができる。この
場合、特定のレジスタはアドレスのオフセット部分によ
ってのみ選択される。
そのうちの５個がこの発明の好ましい実施例において規
定されているグローバル制御レジスタは全体としてＤＴ
Ｃのための制御および状態情報を含む。その５個の規定
されたレジスタはグローバルモードと、グローバル状態
と、ローカルバースト／ドウエルと、遠隔バースト／ド
ウエルと、チップ選択マツプレジスタとである。
グローバルモードレジスタはポートまたはチャネル特有
ではないＤＴＣオプションを形成するために用いられて
もよい。
この発明の好ましい実施例に従えば、ビットはＤＭＡチ
ャネルおよび入出力ポートを可能化または不能化するた
めにグローバル制御レジスタに確保されており、遠隔バ
ス動作がＲＣＬＫと同期しているかまたは非同期してい
るかを決定し、ＤＴＣの内部レジスタのためのアドレス
空間（ローカルバス上のデータメモリまたは入出力アド
レス空間）を指定し、ＤＴＣが内部レジスタへのアクセ
スを検出するために＊Ｃ５ＥＬ入力またはチップ選択マ
ツピングレジスタを用いるかどうかを決定し、ＤＭＡチ
ャネル要求のための相対的優先順位（これらは固定され
ていてもよいしまたは循環してもよい）を決定し、すべ
てのローカルバス転送のためのバイト順序（これより以
降ｒＬＢＯＪかまたはローカルバスバイト順序と呼ぶ）
を（すなわちワードおよびハーフワード内のバイトが左
から右またはその逆にアドレス指定されるべきかどうか
）を指定し、パリティチェックを可能化または不能化し
そしてＤＴＣ割込を可能化または不能化する。
ＬＢＯ情報がこの発明の好ましい実施例に従えばパッキ
ングおよび送り込み動作のための順序づけを決定するた
めに用いられバイトスワツピングがローカルから遠隔へ
のまたは遠隔からローカルへの転送で行なわれるかどう
かを決定するために、これより以降に説明されるチャネ
ルモードおよびポートモードレジスタの遠隔バイト順序
（ｒＲＢＯ」）ビットと関連して用いられることに気付
くべきである。
この発明の好ましい実施例に従ってグローバル状態レジ
スタにストアされている情報は以下のとおりである。
保護違反ビットは内部のレジスタアクセスで保護違反が
発生したかどうかを示す。もしユーザモードアクセス（
ＳＵＰ／”ＵＳによって示されるように）が内部ＤＴＣ
レジスタに対して試みられるなら、ＤＴＣは＊ＤＥＲＲ
と応答する。このビットは＊ＤＥＲＲ応答のための理由
を示すようにセットされる。
データ幅例外ビットは内部のレジスタアクセスでのデー
タ幅例外を示す。ＤＴＣは＊ＤＥＲＲで内部のレジスタ
への試みられたバイトまたはハーフワードアクセスに応
答する。このビットは＊ＤＥＲＲ応答の理由を示すよう
にセットされる。
アドレス指定エラーは実現されていないＤＴＣレジスタ
をアクセスするための試みを示す。そのようなアクセス
が試みられるとき、ＤＴＣは＊ＤＥＲＲで応答する。こ
のビットは＊ＤＥＲＲ応答の理由を示すようにセットさ
れる。
ポートトラップビットは人出力ポートのどちらが＊ＤＥ
ＲＲ応答を発生したかを示すために用いられる。もしポ
ートトラップビットがセットされるなら、後に説明され
る示されたポートのポート状態レジスタが車ＤＥＲＲ応
答の理由を与える。
チャネル割込ベンディングビットはＤＭＡチャネルの割
込状態を反映するために用いられる。これらのビットの
１つがセットされると、割込状態がビットに関連したチ
ャネル上でベンディングしている。その状態の理由は適
当なチャネル状態レジスタ（後に説明される各チャネル
に１つ）を調べることによって決定され得る。
この発明の好ましい実施例に従えば、ビットはまたＤＴ
Ｃのためのデバイスリリースレベルを示すためにグロー
バル状態レジスタに確保される。
ローカルバースト／ドウエル−ジス歩はローカルバス利
用のグローバル制御を行なう。この発明の好ましい実施
例に従えば、このレジスタは引用された同時係属出願に
おいて説明されているバーストモード動作を支持するた
めにＤＴＣがデータ転送で利用することができる連続し
たローカルバスブロックサイクルの最大数を指定する、
ローカルバーストカウントフィールドを含む。もしその
制限を転送上で越えるなら、ＤＴＣはローカルバスを放
棄する前にいかなる進行中のアクセスも終える。ローカ
ルドウエルカウントフィールドは首尾よくローカルバス
が転送した後、ＤＴＣはローカルバス上で遊び状態でな
くてはならないローカルバスクロックサイクルの数を指
定する。
遠隔バースト／ドウエルレジスタはＤＴＣ遠隔バス利用
のグローバル制御を行なう。遠隔バーストカウントフィ
ールドはＤＴＣがデータ転送のために利用することがで
きる連続した遠隔バスクロックサイクルの最大数を指定
する。もしその制限を転送上で越えるなら、ＤＴＣは遠
隔バスを放棄する前にいかなる進行中のアクセスも終了
させる。
遠隔ドウエルカウンタフィールドは連続した遠隔バス転
送の後、遠隔バス上での間ＤＴＣが遊び状態でなくては
ならない遠隔バスクロックサイクルの数を指定する。
現在規定されている最後のグローバル制御レジスタはチ
ップ選択マツピングレジスタであって、これはグローバ
ルモードレジスタに関連して以前に示されたように成る
場合におけるＤＴＣの内部レジスタのアドレス指定を制
御する。グローバル制御レジスタはまたチップ選択アド
レスフィールドを有し、これはＤＴＣの内部レジスタの
ためのベースアドレスを指定する。
ＤＭＡチャネルレジスタはＤＴＣの好ましい実施例にお
いて要求される４個のＤＭＡチャネルのための制御およ
び状態情報を含む。ＤＭＡチャネルにつき１組である４
組の同一のレジスタが存在する。１１個のレジスタが各
チャネルのために規定されている。各々はすぐ後に説明
される。
チャネルモードレジスタはＤＭＡチャネル転送を制御す
る。それはＤＭＡ転送が行なわれ得る前に利用されなく
てはならない。
この発明の好ましい実施例に従えばこのレジスタは遠隔
バス転送の間、＊Ｄ　Ｓ　Ｔ　Ｂが活性状態のままでな
くてはならないサイクルの数（１以上）を指定する遠隔
待機カウントフィールドと、遠隔バス転送が終了した後
チャネルが遊び状態でなくてはならないサイクルの数を
指定する遠隔回復カウントフィールドとを含む。このフ
ィールドの値はＤＭＡチャネルのためのデータサイクル
の最後と次のデータサイクルの始まりの間に要求される
サイクルの最小の数を示す。レジスタはさらに、以下の
表に従って遠隔バス上のバイトおよびハーフワードデー
タの位置を指定するデータ位置フィールドと、 フィールド値　位置 ００　　　　アドレスによって ０１　　　　固定されたハイ １０　　　　固定されたロー １１　　　　アドレスにより固定されたロー／バイト 割込可能化ビットと、ＤＭＡチャネルがセットされると
きおよびローカルバイトカウントレジスタ（後に説明さ
れる）がローカルアラームカウントレジスタ（これもま
た後に説明される）における値を越えるときアラーム割
込を発生することを引き起こす、ローカルアラーム可能
化ビットと、ＤＭＡチャネルがそれがセットされかつ遠
隔バイトカウントレジスタの値が遠隔アラームカウント
レジスタの値（遠隔バイトカウントおよび遠隔アラーム
レジスタは共に後に説明される）を越えるときアラーム
を発生することを引き起こす、遠隔アラーム可能化ビッ
トと、ローカル転送不能化ビットとを含む。このビット
はローカルバスメモリへのまたはローカルバスメモリか
らの転送が行なわれるとき０である。このビットが１の
とき、ローカルバスメモリへのまたはそこからの転送は
不能化されかつＤＭＡキューはローカルバスプロセッサ
によって直接読出および書込がなされ、またそのレジス
タは以下の対応する＊ＤＲＱＯ−＊ＤＲＱ３の入力の断
定のためにＤＭＡチャネルの行ないをビットが指定する
、ＤＭＡ要求応答モードフィールドを含み、 フィールド値　応答モード ００　　　　　ＤＭＡ要求無視 ０１　　　　単一転送 １０　　　　要求転送 １１　　　　確保される さらにレジスタはブロックモード転送が遠隔バス上で行
なわれるかどうかを決定するブロックモードビットと、
遠隔アドレスレジスタが遠隔バス上でのＤＭＡ転送の後
増分されるかまたは減分されるかのいずれかを指定する
遠隔アドレス方向ビットと、０のとき遠隔アドレスレジ
スタが遠隔アドレス方向ビットに従って増分されるかま
たは減分されることを可能にしかつセットされると遠隔
アドレスレジスタを一定に保つ遠隔アドレス保持ビット
と、チャネルに関連したＤＭＡキューがデータバッファ
としてかまたはパターンソースとして用いられるを選択
するキューバターンビットと、ＤＭＡチャネル転送の方
向を制御する転送方向ビットとを含み、このビットが０
のときローカルから遠隔への転送が行なわれる。このビ
ットが１のとき遠隔からローカルへの転送が行なわれる
。さらに、レジスタは遠隔転送のアドレス空間を指定す
る遠隔アドレス空間を含み、もしビットが０なら転送は
メモリアドレス空間（ＩＯ／　＊ＭＥＭロー）に向けら
れる。もし１なら、転送は入出力アドレス空間（Ｉ　Ｏ
／　”ＭＥＭ　　ハイ）に向けられる。さらにレジスタ
はＤＳＡＣＫＯ−ＤＳＡＣＫ１入力に対するＤＭＡチャ
ネル応答を可能化または不能化するデータサイズ肯定応
答不能化ビットと、ＤＭＡチャネルのための遠隔バスバ
イトオーダを指定する遠隔バイトオーダビットを含み、
ＲＢＯビットが０のとき、バイトおよびハーフワードは
ハーフワードおよびワード内で左から右にシーケンシャ
ルにアドレス指定される。それが１のとき、それらは右
から左にシーケンシャルにアドレス指定される。そして
最後にレジスタは以下のようにＤＭＡチャネルのための
遠隔バスデータ幅をビットが指定するデータ幅フィール
ドを含む。
フィールド値　　データ幅 ００　　　３２ビツト ０１　　　　８ビツト １０　　　１６ビツト １１　　　　無効 チャネル状態レジスタはチャネルの現行の状態を保持す
る。それはＤＭＡ転送が終了するかまたは例外が発生す
るとＤＴＣによって更新される。
このレジスタはこの発明の好ましい実施例に従えば以下
を含む。すなわち、もしチェツキングがグローバルモー
ドレジスタのパリティチェック可能化ビットによって可
能化されるなら、パリティエラーがＤＭＡ転送の量検出
されるときはいつでもセットされる、パリティエラービ
ットと、もし”ＲＢＥＲＲが遠隔バスＤＭＡ転送の間断
室されるならセットされる、遠隔バスエラービットと、
もしＤＳＡＣＫＯ−ＤＳＡＣＫＩの遠隔バスＤＭＡ転送
に対する応答が遠隔バスデバイスまたはメモリが要求さ
れた幅の転送を取扱うことができないことを示すならセ
ットされるデータ幅例外ビットと、もしアドレス矛盾が
ＤＭＡ転送の（すなわちＤＴＣの内部のレジスタまたは
入出力ポートへの転送）の量検出されるならセットされ
るアドレス矛盾ビットと、もし＊ＤＥＲＲがローカルバ
スＤＭＡ転送の間断室されるならセットされる、ローカ
ルバスエラービットと、もし＊ＥＯＰ入力が遠隔バスＤ
ＭＡ転送の間断室されるならセットされる、プロセスの
終わりビットと、ＤＭＡ転送の終了を指定する、チャネ
ル終了ビットと、チャネルモードレジスタのローカルア
ラーム可能化ビットによって可能化されるならローカル
バイトカウントレジスタにおける値がローカルアラーム
カウントレジスタにおける値を越えるとセットされる、
ローカルアラームカウント到達ビットと、チャネルモー
ドレジスタの遠隔アラーム可能化ビットによって可能化
されるなら遠隔バイトカウントレジスタにおける値が遠
隔アラームカウントレジスタにおける値を越えるとセッ
トされる、遠隔アラームカウント到達ビットと、ＤＭＡ
チャネルのための最も最近のＤＳＡＣＫＯ−ＤＳＡＣＫ
Ｉ応答の値を保持する、データサイズ肯定応答フィール
ドとを含む。もしデータ幅例外が発生するなら、このフ
ィールドは例外を引き起こした遠隔バス応答を示し、さ
らにレジスタはチャネルが不活性状態のときおよびいか
なるＤＭＡ転送も行なわれないとき０である、チャネル
アクティブビットを含み、もしそのビットが１なら、そ
のチャネルは活性状態である。このビットは終了カウン
トが達成されるかまたは例外が発生するとＤＴＣによっ
て０にセットされる。それはＤＭＡチャネルの上の転送
を一時的に中断するためにローカルバスプロセッサによ
って０にセットされてもよい。さらに最後にこのレジス
タはチャネルリセットビットを含む。
このビットは読出されるとき値０を有する「書込オンリ
ー」ビットである。１がこのビットにローカルバスプロ
セッサによってストアされると、ＤＭＡチャネルはリセ
ットされ、ローカルバイトカウントレジスタと、遠隔バ
イトカウントレジスタと、キュー状態レジスタのキュー
ヘッドとキューテイルフィールド（後に説明される）が
０にセットされる。
ローカルアドレスレジスタは現行またはベンディングし
ているローカルバス転送のアドレスを保持する。それは
各連続したローカルバス転送の後４（バイト）だけ増分
される。
遠隔アドレスレジスタは現行またはベンディングしてい
る遠隔バス転送のいずれかのアドレスを保持する。もし
チャネルモードレジスタの遠隔アドレス保持フィールド
が０であるなら、チャネルモードレジスタにおける遠隔
アドレス方向ビットに従って、各連続した遠隔バス転送
の後に増分されるかまたは減分される。増分または減分
量はチャネルモードレジスタにおけるるデータ幅フィー
ルドによって指定される。
フィールド値　　増分／減分量 １１　　　　規定されていない ローカルバイトカウントレジスタはローカルバス上で連
続して転送されたバイトの数を保持する。
このカウントが終了カウントレジスタ（後に説明される
）における値と一致するかまたはそれを越えると、ＤＭ
Ａチャネルローカルバス転送が終了する。各連続した転
送の後、ローカルバイトカウントレジスタにおける値は
４（バイト）だけ増分する。
ローカルアラームカウントレジスタはアラーム割込が発
生する前に（可能化されているなら）ローカルバス上で
転送されるべきバイトの数を指定する。
遠隔バイトカウントレジスタは遠隔バス上で連続して転
送されたバイトの数を保持する。このカウントが終了カ
ウントレジスタにおける値と一致するかまたはそれを越
えると、ＤＭＡチャネル遠隔バス転送が終わる。各連続
した転送の後、遠隔バイトカウントレジスタにおける値
はチャネルモードレジスタにおけるデータ幅フィールド
によって決定された量だけ増分される。
フィールド値　　増分／減分量 １１　　　　規定されていない 遠隔アラームカウントレジスタはアラーム割込が発生さ
れる前に（もし可能化されるなら）、遠隔バス上で転送
されるべきバイトの数を指定する。
終了カウントレジスタはＤＭＡチャネルによって転送さ
れるべきバイトの数を指定する。
パック／送り込みレジスタは遠隔バスにまたは遠隔バス
から転送されているデータをバッファする。それはＤＭ
Ａチャネル上でのパッキングおよび送り込み動作の間、
目的地またはデータの源として働く。
規定される最後のＤＭＡチャネルレジスタはＤＭＡキュ
ーの現行のヘッドおよびテイルのためのワードアドレス
ポインタを保持するキュー状態レジスタである。
この発明の好ましい実施例に従えば、このレジスタはキ
ューから離すために利用可能な次のキューレジスタのア
ドレスを含む、キューヘッドフィールドを含み、そのフ
ィールドの値は各ワードがキューから外されると１だけ
増分しかつそのレジスタはキューに入れるのに利用可能
な次のキューレジスタのアドレスを含むキューテイルフ
ィールドを含む。そのフィールドの値は各ワードがキュ
ーに入れられると１だけ増分する。
説明される内部レジスタの次の組は入出力ポートレジス
タである。これらのレジスタはＤＴＣにおける４個の人
出力ポートのための制御および状態情報を含む。入出力
ポート１個あたり１組である、４組の同一のレジスタが
ある。その組は６個のレジスタと、ポートモードレジス
タと、ポート状態レジスタと、ローカルベースアドレス
レジスタと、遠隔ベースアドレスレジスタと、ローカル
ポートアドレスレジスタと、ポートパック／送り込みレ
ジスタとを含む。
ポートモードレジスタは遠隔のプログラムされた入出力
転送（後に説明される）を制御する。それは遠隔プログ
ラムされた入出力転送が行なわれる前に初期設定されな
くてはならない。この発明の好ましい実施例に従えば、
ポートモードレジスタは遠隔待機カウントフィールドを
含み、ＤＴＣが入出力ポート転送のための遠隔バスタイ
ミングを発生すると、そのフィールドは遠隔バス転送の
間”Ｄ　Ｓ　Ｔ　Ｂが活性状態のままでなくてはならな
いサイクルの数（１以上）を指定し、かつそのしジスタ
は遠隔回復カウントフィールドを含み、ＤＴＣが人出力
ポート転送のための遠隔バスタイミングを発生すると、
このフィールドは遠隔バス転送が終わった後入出力ポー
トが遊び状態でなくてはならないサイクルの数を指定す
る。このフィールドの値は入出力ポートのためのデータ
のサイクルの終わりと次のデータサイクルの始まりの値
で必要とされるサイクルの最小の数を示し、がっそのレ
ジスタは以下の表　゛ フィールド値　　位置 ００　　　　アドレスによって ０１　　　　固定されたハイ １０　　　　固定されたロー １１　　　　アドレスにより固定されたロー／バイト に従って、遠隔バス上のバイトおよびハーフワードデー
タの位置を指定する、データ位置フィールドと、バイト
のポートの大きさの対数（ベース２）を指定することに
よって入出カポ−ドアドレス空間のサイズをコード化す
る、窓サイズフィールドとを含み、たとえばもし窓サイ
ズフィールドの値が８なら、そのポートのサイズは２５
６バイトである。同様に、もし窓サイズフィールドが１
７であるなら、ポートサイズは１２８キロバイトである
。さらにそのレジスタはセットされると入出力ポートを
介するスーパバイザモードアクセス（ＳＵＰ／＊ＵＳ信
号によって示される）のみを許容する、スーパバイザモ
ードアクセスオンリービットを含み、このビットがＯの
ときユーザモードかまたはスーパバイザモードアクセス
のいずれかが許容される。さらにレジスタはオーバラッ
プされた入出力ビットを含み、これはポートアクセスが
直接かまたは結合から外されるかどうかを決定する。も
しそのビットが０であるなら、ポートトランザクション
は直接である。遠隔バスアクセスはローカルバスアクセ
スが終わる前に終わらなくてはならない。もしそのビッ
トが１なら、ポートアクセスは結合から外されかつロー
カルバスアクセスは遠隔バスアクセスが行なわれる前に
終了できる。このビットは先読みまたは後書き動作を人
出カポートが行なえかつ上で述べられたポートトランザ
クションに関する並列を提供するようにセットされる。
さらにレジスタはローカルバス上の入出力ポートのアド
レス空間を指定するローカルアドレス空間ビットを含む
。そのビットが０なら、入出力ポートはローカルバスの
データメモリアドレス空間にある。もしそのビットが１
なら、その入出力ポートはローカルバスの入出力アドレ
ス空間にある。さらにレジスタは遠隔転送のアドレス空
間を指定する遠隔アドレス空間ビットを含み、もしその
ビットが０なら、転送はメモリアドレス空間に向けられ
る（ＩＯ／”ＭＥＭロー）。もしそれが１なら、転送は
入出力アドレス空間に向けられる（Ｉ　Ｏ／　”ＭＥＭ
ハイ）。さらにレジスタはＤＳＡＣＫＯ−ＤＳＡＣＫＩ
人カニ鉤する入出力ポート応答を可能化または不能化す
るデータサイズ肯定応答不能化ビットと、入出力ポート
のための遠隔バスバイトオーダを指定する遠隔バイトオ
ーダビットを含み、そのビットが０のときバイトおよび
ハーフワードはハーフワードおよびワード内で左から右
にシーケンシャルにアドレス指定される。１のとき、そ
れらは右から左シーケンシャルにアドレス指定される。
最後に、そのレジスタは以下の通りに、 フィールド値　　データ幅 ００　　　３２ビツト ０１　　　　８ビツト １０　　　１６ビツト １１　　　　無効 人出力ポートのための遠隔バスデータ幅を指定するデー
タ幅フィールドを含む。
ポート状態レジスタは入出力ポートの現行の状態を保持
する。それは入出力ポート転送が例外に遭遇しかつ＊Ｄ
ＥＲＲで応答するときＤＴＣによって更新される。この
発明の好ましい実施例に従えば、このレジスタは保護違
反が入出力ポートで発生したかどうかを示す保護違反ビ
ットを含む。
もしユーザモードアクセス（ＵＳＰ／＊ＵＳによって示
される）が入出力ポートに対して試みられ、それに対し
てのポートモードレジスタにおけるス−パバイザモード
アクセスオンリービットは１であるなら、ＤＴＣは＊Ｄ
ＥＲＲで応答する。そのビットは＊ＤＥＲＲ応答の理由
を示すようにセットされる。さらにレジスタはパリティ
エラービットを含み、もしパリティチェックがグローバ
ルモードレジスタのパリティチェック可能化によって可
能化されるなら、パリティエラービットはパリティエラ
ーが入出力ポート転送の量検出されるときはいつでもセ
ットされる。（バイトまたはハーフワードデータ幅のた
めに）「気にしない」である信号のためのパリティ入力
は無視される。パリティは遠隔バス上での読出のための
みにチェックされる。入出力ポートを介する書込に関し
てはデータ上のパリティチェックは存在しない。さらに
レジスタは入出力ポート転送の間もし”ＲＢＥＲＲが断
定されるならセットされる遠隔バスエラーと、もし遠隔
バス入出力ポート転送に対するＤＳＡＣＫＯ−ＤＳＡＣ
ＫＩが遠隔バスデバイスまたはメモリが要求された幅の
転送を取扱うことができないことを示すならセットされ
る、データ幅例外ビットと、最後に入出力ポートのため
に最も最近のＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答の値を保
持する、データサイズ肯定応答フィールドとを含む。
もしデータ幅例外が発生すると、このフィールドは例外
を引き起こした遠隔バス応答を示す。　ローカルベース
アドレスレジスタは入出力ポートのローカルバスベース
アドレスを指定する。このポートのためのアドレス空間
はポートモードレジスタのローカルアドレス空間ビット
によって指定される。
遠隔ベースアドレスレジスタは入出力ポートの遠隔バス
ベースアドレスを指定する。このポートのためのアドレ
ス空間はポートモードレジスタの遠隔アドレススペース
ビットによって指定される。
ローカルポートアドレスレジスタは現行の入出力ポート
アクセス（先読みかまたは後書きであってよい）のため
のローカルバスを保持する。このアドレスは例外に遭遇
するアクセスを再スタートするためにソフトウェアによ
って利用されてもよい。
パック／送り込みレジスタは遠隔バスへまたは遠隔バス
から転送されているデータをバッファする。それは人出
力ポート上のパッキングおよび送り込動作の間、データ
の目的地または源として働く。先読みおよび後書きでは
、そのパック／送り込みレジスタはデータバッファとし
て働く。例外に遭遇する入出力ポートを介する書込では
、パック／送り込みレジスタは書込を再スタートするた
めにソフトウェアによって用いられるかもしれないデー
タを保持する。
内部レジスタの最後の組はキューレジスタである。キュ
ーレジスタはＤＭＡ転送のためのデータをバッファする
。これらのレジスタはキューの内容を直接読出すかまた
は書込むためにローカルバスプロセッサによってアクセ
スされてもよい。各チャネルでのキューの動作は後に詳
細に説明される。
これによって内部のＤＴＣレジスタの機能の説明を終え
る。
レジスタの初期設定に関する限り、ＤＴＣがリセットさ
れた後そのレジスタはグローバルモードレジスタがＯに
セットされることを除いて不定の値を６する。これはす
べての入出力ポートとＤＭＡチャネルを不能化し、割込
を不能化しかつ＊Ｃ３ＥＬ入力を可能化する。
この発明の好ましい実施例に従えば、ＲＩＳＣシステム
の状況の中で動作しなから、ＲＩＳＣプロセッサにおい
て実行されている初期設定ルーチンはシステムによって
要求されるようにＤＴＣレジスタを初期設定するための
責任を有している。
初期設定ルーチンで駆動されるプロセッサのデザインは
当業者のよく知るところであって、したがって初期設定
ルーチンはこの発明の一部を形成しない。
チップ選択マツピングレジスタが適切に初期設定される
まで、内部のＤＴＣレジスタは＊Ｃ３ＥＬ入力を断定す
ることによってのみアクセスされ得ることに注目すべき
である。
この目的で、”ＣＳ　Ｅ　ＬはＡ３１−Ａｌ１信号の１
つを直接＊ＣＳ　Ｅ　Ｌに接続する（これによってＤＴ
Ｃレジスタを初期設定する目的のためのビット有効アド
レスデコードが効果的に実現されることに注目されたい
）といったシステム依存の態様で断定されてもよい。−
旦チツブ選択マツピングレジスタが適切に初期設定され
ると、ＤＴＣは＊Ｃ３ＥＬに対して無間隔にされ得、レ
ジスタは次にシステムによって規定される通常のアドレ
スを用いてアクセスされる。
次に、新規のＤＴＣによって支持されるデータフォーマ
ットおよびどのようにそれらが取扱われるかが詳細に述
べられる。
上で述べられたように、ＤＴＣの好ましい実施例は遠隔
バス上でのワード（３２ビツト）と、ハーフワード（１
６ビツト）と、バイト（８ビツト）転送を支持する。入
出力ポートに向けられたローカルバスアクセスがバイト
アクセスのハーフワードであるかもしれないが、ローカ
ルバス上のデータ転送はワードに向けられる。
ハーフワードおよびワード内のバイトおよびハーフワー
ドをアドレス指定するための事実上の標準が２個存在す
る。ＤＴＣは後に説明される形態のオプションを用いて
、いずれかの標準の周辺デバイスを支持する。
さらにＤＴＣは遠隔バス上の所与のデータ幅の転送をロ
ーカルバス上のより大きなデータ幅の転送へおよびそれ
から変換するための規定を組込む。
遠隔バスとローカルバスの間の転送では、ローカルバス
上のデータの幅は遠隔バス上のデータの幅より大きいか
またはそれと等しくなくてはならない。データ幅の変換
は第３図の３０４で示されるように以前述べられたパッ
キングおよび送り込み手段によって行なわれる。
データ幅に焦点を当てると、ＤＴＣのＤＭＡキューは常
に語長データをストアしそしてローカルバスとＤＭＡキ
ューの間のすべての転送は３２ビツト転送である。もう
一方で、遠隔バスとＤＭＡキューの間の転送はバイトか
、ハーフワードかまたはワード転送であってもよく、バ
イトおよびハーフワード転送はこれより後に詳細に説明
されるパッキングおよび送り込み動作を含む。
内部のＤＴＣレジスタへのおよびそこからの転送は常に
語長転送である。ＤＴＣレジスタへのバイトおよびハー
フワードアクセスは支持されずかつＤＴＣは＊ＤＥＲＲ
支持で内部のレジスタの試みられたバイトまたはハーフ
ワードアクセスに対して応答する。上で述べられたよう
に、グローバル状態レジスタにおけるデータ幅例外ビッ
トは例外の原因を示すために、ＤＴＣによってセットさ
れる。
ＤＴＣは人出力ポートを介するバイトや、ワードや、ハ
ーフワードアクセスを許容する。もし要求されたデータ
幅が適切なポートモードレジスタによって示されるデー
タ幅より大きいなら、ＤＴＣは後に説明されるパッキン
グおよび送り込み動作を用いてサイズの不一致を取扱う
。
まずＤＴＣとのローカルバスインターフェイスに焦点を
当てると、ＤＴＣがローカルバススレーブのとき、関連
したデータ転送のデータ幅は０ＰＴＯ−ＯＰＴＩ信号に
よって示される。これらの信号は引用された同時係属出
願によって規定される、転送を行なうＲＩＳＣプロセッ
サロードまたはストア命令のＯＰＴフィールドを反映す
る。０ＰＴＯ−ＯＰＴＩ信号のコード化は以前に述べら
れている。もしＤＴＣが所与の幅のアクセスを支持でき
ないなら（おそらく遠隔バスがアクセスを支持できない
からである）、それは＊ＤＥＲＲ支持でアクセスに対し
て応答する。グローバル状態レジスタかまたはポート状
態レジスタのデータ幅例外ビットが適切に例外の原因を
示すようにセットされる。
遠隔バス上でのＤＭＡ転送のための遠隔バスデータ幅に
関して、転送のデータ幅は関連したチャネルモードレジ
スタ（以前に説明されている）のデータ幅フィールドに
よって指定される。
入力出力ポート転送では、この発明の好ましい実施例に
従って、転送のデータ幅は関連したポートモードレジス
タのデータ幅フィールドとローカルバス上の０ＰＴＯ−
ＯＰＴＩ入力の組合わせによって指定される。
遠隔バス転送のためのデータ幅は転送が発生するときＤ
ＳＩＺＥＯ−ＤＳＩＺＥＩ出力で反映される。もし要求
された転送が遠隔バスによって支持されないなら（なぜ
なら遠隔バス上のデバイスまたはメモリが十分に幅がな
いため）、遠隔バスは実際の支持されたデータ幅を示す
ＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答に応答する。これによ
ってデータ幅例外が引き起こされる。”ＲＢＥＲＲ信号
がまた例外を作るために利用されてもよいがその理由を
孤立させることはない。
もしＤＭＡ転送がデータ幅の例外に遭遇するなら、転送
はキャンセルされ”ｌＮＴＲはもし割込が可能化される
なら断定される。
もし入出力アクセスがデータ幅例外に遭遇するなら、Ｄ
ＴＣは＊ＤＥＲＲ支持でローカルバス上で応答する。先
読みまたは後書きの場合、＊ＤＥＲＲは例外が対応する
入出力ポートを介して最も最近のアクセスで発生したと
いう信号を出す。
例外がＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答によって引き起
こされると、例外と関連したＤＳＡＣＫＯ−ＤＳＡＣＫ
１入力の状態が転送に関連したチャネル状態またはポー
ト状態レジスタのデータサイズ肯定応答フィールドにお
いてストアされる。
（ＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答はどの例外のために
もストアされる）これによって割込またはトラップハン
ドラが適切なデータ幅でのアクセスを再度試みることが
できる。
遠隔バスデバイスまたはメモリがそれが要求されるより
広いデータ幅を支持することを示す、ＤＳＡＣＫＯ−Ｄ
ＳＡＣＫＩ応答を与えることが可能である。この場合、
ＤＴＣはさらに要求された幅を有するものとしてアクセ
スを取扱う。
データ割当を考慮すると、ローカルおよび遠隔バス双方
上のアドレスはそれらがいずれかのバスにつけられたデ
バイスまたはメモリにおけるバイトを選択するのに十分
であるといった点で、バイトアドレスである。ハーフワ
ードまたはワードがアクセスされると、対応するアドレ
スはそれがノ＼−フワードまたはワードにおける第１の
バイトを指す点で普通に位置合わせが行なわれる。位置
合わせされたハーフワードアドレスは最下位ビットにお
いて０を有し、そして位置合わせされたワードアドレス
は２個の最下位ビットにおいて００を有する。
ＤＴＣはその実際の値には関係なくアドレスの１個また
は２個の最下位ビットを（適切に）０として解釈するこ
とによって、すべてのハーフワードおよびワードアクセ
スのための位置合わせを強制する。これはシフティング
や、位置合わせおよび連結で多数のデータアクセスを要
求する位置合わせされないアクセスとしてそのようなア
クセスを解釈するいくつかのシステムとは対照的である
。
もしそのようなアクセスが支持されなくてはならないな
ら、それらはここで述べられるＤＴＣがつけられるＲＩ
ＳＣシステムにおける位置合わせされていないアクセス
トラップによってインターセプトされなくてはならない
。
バイトがハーフワードまたはワードの部分としてアクセ
スされるかまたはハーフワードがワードの一部としてア
クセスされる場合、ハーフワードまたはワード内のバイ
トまたはハーフワードの位置は２個の確立された規定の
うちの１つによって決定される。これらの規定はバイト
またはハーフワードの位置をその対応するアドレスに関
連させかつ第４図に示される。
第４図において、以下の数字を付けた規定が用いられる
。
１、　ハーフワード内のバイトは対応するアドレスの最
下位ビットに従って番号が付けられる。
２、　　ワード内のバイトは対応するアドレスの２個の
最下位ビットに対応して番号が付けられる。
３、　ハーフワードは対応するアドレスの最下位の次の
ビットに対応して番号が付けられる。
ＲＩ　ＳＣシステムでは、第４図に示される規定のうち
のいずれかがローカルバスに当てられかつそのいずれか
または両方が遠隔バスに当てられてもよい。このため、
ＤＴＣはそれらの間で変換して両方の規定を支持する。
グローバルモードレジスタのローカルバイト順序（ｒＬ
ＢＯＪ）ビットは第４図に示されるように順序づけられ
た規定のいずれがローカルバスにあてはまるのかを指定
する。もしＬＢＯビットが０なら、バイトおよびハーフ
ワードはノ１−フワードおよびワード内で左から右にシ
ーケンシャルにアドレス指定される。もしＬＢＯビット
が１なら、それらは右から左にシーケンシャルにアドレ
ス指定される。１つの規定のみがローカルバス上のすべ
ての転送に対して可能であることに注目されたい。
チャネルモードまたはポートモードレジスタの遠隔バイ
ト順序（ｒＲｓｏＪ　）ビットはチャネルごとまたはポ
ートごとに順序づけられている規定のいずれが遠隔バス
にあてはまるかを指定する。
もしＲＢＯビットがＯなら、バイトおよびハーフワード
はハーフワードおよびワード内で左から右にシーケンシ
ャルにアドレス指定される。もしＲＢＯビットが１なら
、それらは右から左にシーケンシャルにアドレス指定さ
れる。
一般に、ＬＢＯビットはパッキングおよび送り込み動作
の間バイトおよびハーフワー下選択を制御する。もしＬ
ＢＯビットが０なら、パッキングおよび送り込みはシー
ケンシャルにアドレスを増加させるために左から右に進
む。もしＬＢＯビットが１なら、パッキングおよび送り
込みは、シーケンシャルにアドレスを増加させるために
右から左に進む。その順序はシーケンシャルにアドレス
を減少させるためには逆にされることに注目されたい。
ＲＢＯビットはバイトおよびハーフワード位置がアドレ
スに依存している場合には遠隔バス上のデータの位置を
制御する。さらに、ＤＭＡチャネルまたは入出力ポート
が転送に含まれるとき関連したチャネルモードたはポー
トモードレジスタのためのＲＢＯビットはＬＢＯビット
と比較される。
もし選択されたＲＢＯビットがＬＢＯビットと一致せず
かつ転送されたデータがバイトより広いなら、ハーフワ
ードまたはワード内のバイトはスワツピングされて２個
のアドレス指定の規定の間で変換する。このスワツピン
グは第５図でグラフで示される。
第５図では、バイトは数字の代わりに文字で示されスワ
ツピングがいずれかのアドレス指定規定が他方に変換す
ることを強調する。
パッキングおよび送り込み動作がＤＴＣによって支持さ
れる態様が説明される。
パッキングに関して、遠隔からローカルへの転送でＤＴ
Ｃは遠隔バス上のバイトまたはハーフワード転送の数を
より少ないローカルバス上のハーフワードまたはワード
転送の数に変換することができる。これはバイトまたは
ハーフワードをハーフワードまたはワードにパッキング
することによって達成されひ。バイトは入出力ポートア
クセスでのみハーフワードにパッキングされ得ることを
思い出すべきである。
以前に示されたように各ＤＴＣＤＭＡチャネルおよび入
出力ポートは関連した３２ビツトのパック／送り込みレ
ジスタを有する。このレジスタは要求される量のデータ
が集められるまで（要求されるデータ幅は通常１ワード
であるが、入出力ポートアクセスの場合ハーフワードで
あってもよい）、バイトまたはハーフワードを集めるこ
とによってパッキング動作を支持する。パック／送り込
みレジスタにおけるデータが要求される幅に達すると、
それはパック／送り込みレジスタから適切なりＭＡキュ
ー（ＤＭＡチャネルのため）かまたはローカルバス（入
出力ポートのため）に転送される。−旦データがパック
／送り込みレジスタから取除かれると、さらなるパッキ
ング動作が進められてもよい。
パッキング動作の間のローカルおよび遠隔バス転送は以
下の表に述べられるように発生する。
ローカルバ　遠隔バス スデータ幅　データ幅　　遠隔バス転送の数３２ビット
　３２ビツト　１ ３２ビツト　１６ビツト　２ ３２ビツト　　８ビツト　４ １６ビツト　１６ビツト　１（入出力ポートのみ）１６
ビツト　　８ビツト　２（入出力ポートのみ）８ビツト
　　８ビツト　１（入出力ポートのみ）遠隔バスからロ
ーカルバスに転送されるすべてのデータはたとえ遠隔バ
イアス上のデータ幅がローカルバス上のデータ幅と一致
している場合でも、適切なパック／送り込みレジスタに
おいてバッファされることに注目すべきである。
例外の場合には、パッキング動作は要求されるデータ幅
が得られる前にキャンセルされるかもしれない。これら
の場合は転送の間に例外があるとき（たとえばパリティ
エラー）やまたは遠隔バス転送がパッキング動作がワー
ドを作る前に終わるとき（たとえばバイトの奇数がＤＭ
Ａチャネルで転送されると）起こる。もしパッキング動
作が要求される幅のデータユニットを作ることができな
いなら、ハーフワードまたはワードの残りはこの発明の
好ましい実施例に従って０でパッディングされる。
送り込みに関すれば、ローカルから遠隔への転送でＤＴ
Ｃはローカルバス上のワードまたはハーフワード転送の
数をより大きな遠隔バス上のハーフワードまたはバイト
転送の数に変換する。これはワードまたはハーフワード
内のデータをハーフワードまたはバイト転送のシーケン
スに送り込むことによって達成される。ハーフワードは
入出力ポートアクセスのみのためのバイトに送り込まれ
ることに注目すべきである。
パック／送り込みレジスタはＤＭＡキュー（ＤＭＡチャ
ネルのための）またはローカルバス（入出力ポートのた
めの）からデータを受取り、それを送り込み動作の間バ
ッファする。送り込みは１度に１つハーフワードまたは
バイトをパック／送り込みレジスタから抽出しそしてそ
れらを個々に遠隔バス上で転送する。パック／送り込み
レジスタ内のすべてのデータが転送されると、パック／
送り込みレジスタは転送されるべきより多くのデータで
書込まれてもよい。
送り込み動作の間のローカルおよび遠隔バス転送はパッ
キングの間と同じ態様で発生し、データ幅および転送の
数の表は以前に述べられたものである。
ローカルバスから遠隔バスに転送されるすべてのデータ
はたとえローカルバス上のデータ幅が遠隔バス上のデー
タ幅と一致する場合でも、適切なパック／送り込みレジ
スタにおいてバッファされることもまた注目すべきであ
る。
例外の場合においては、送り込み動作はパック／送り込
みレジスタにおけるデータがなくなる前にキャンセルさ
れてもよい。転送の間エラー（たとえばパリティエラー
）が存在するときかまたは遠隔バス転送が送り込み動作
がパック／送り込みレジスタからハーフワードまたはワ
ードのすべてを転送してしまう前に終わるとき（たとえ
ばバイトの奇数がＤＭＡチャネルで転送されるとき）、
これらの場合が発生する。これらの場合の各々において
、パック／送り込みレジスタにおける転送されていない
いかなるデータもこの発明の好ましい実施例に従って無
視される。
ＤＴＣはどのようにデータおよび支持されたフォーマッ
トを取扱うかを説明してきたが、ＤＴＣの説明は次にプ
ログラムされた入出力の支持に向けられる。
ここで用いられた「プログラムされた入出力」という言
葉はＲＩＳＣプロセッサによるロードまたはストア命令
の実行の直接の結果である、ＤＴＣアクセスまたはデー
タ転送をいう。この言葉はＲＩＳＣシステムの入出力ア
ドレス空間へのアクセスと混同してはならず、なぜなら
ＤＴＣはＲＩＳＣシステムのデータメモリかまたは入出
力アドレス空間のいずれかにおいてプログラムされた入
出力を支持するからである。
ＤＴＣはプログラムされた人出力の２つのタイプ、すな
わち内部と遠隔とを支持する。内部のプログラムされた
入出力はＤＴＣの内部のレジスタをアクセスするために
用いられる。遠隔入出力はプログラム実行に結合される
態様において遠隔バス上でのデータをアクセスするため
に用いられる（通常では結合が解除されるＤＭＡとは対
照的に）。
以上述べられたように、内部のＤＴＣレジスタへのアク
セスはチップ選択マツピングレジスタによって制御され
る。このレジスタは内部レジスタのためのベースアドレ
スを指定しかつこのアドレスがＲＩＳＣシステムのデー
タメモリまたは入出力アドレス空間にあるかどうかを指
定する。またそれは”ＣＳ　Ｅ　Ｌ入力を可能化および
不能化し、ベースアドレスは＊ＣＳ　Ｅ　Ｌが可能化さ
れているときはいつでも不適切である。
もし＊ＣＳ　Ｅ　Ｌが可能化されるなら、ＤＴＣは”Ｃ
Ｓ　Ｅ　Ｌ入力が活性状態であるいかなる内部アクセス
に対しても応答する。このアクセスはローカルのデータ
メモリかまたは入出力アドレス空間のいずれかにあって
もよい。もし”ＣＳ　Ｅ　Ｌが不能化されるなら、ＤＴ
Ｃは以下の基準にあうアクセス応答する。
１、　アクセスのためのアドレスのビット３１−１１は
チップ選択マツピングレジスタのチップ選択アドレスフ
ィールドの対応するビットに一致する。
２、　　アクセスのためのアドレス空間（データメモリ
または入出力）がチップ選択マツピングレジスタのロー
カルアドレス空間によって特定されるものと一致する。
もし上の基準が満たされるなら、ＤＴＣは内部のレジス
タを選択するためにアドレスのオフセット部分（ビット
１Ｏ−２）を用いる。ＤＴＣ内部レジスタへのすべての
アクセスは語長アクセスであって、ＤＴＣはもし０ＰＴ
Ｏ−ＯＰＴＩ信号が内部レジスタアクセスで００でない
なら”ＤＥＲＲで応答する（データ幅例外ビットまたは
グローバル状態レジスタはその例外の理由を示す）。い
かなる場合でも、ＡＩ−ＡＯ倍信号無視される。
ロード（Ｒ／＊Ｗハイ）では、選択されたレジスタの内
容はローカルバスに送られる。実現されていないレジス
タビットは０と読出される。ストアＣＲ／＊Ｗロー）で
は、選択されたレジスタはＤ３１−ＤＯラインの内容で
書込まれる。実現されていないレジスタビットに対応す
るＤ３１−ＤＯラインのいずれも無視されるが、好まし
い実施例に従えば上向き互換性の理由では０であるべき
である。
もし以下の条件のどれかがあてはまるなら、たとえそれ
がアクセスに応答してもＤＴＣは首尾よくアクセスを終
えることはない。すなわち、１、　　　ＤＴＣはローで
あるＳＵＰ／寧ＵＳ出力によって示されるようにユーザ
モードである。
２、　アクセスのためのアドレスがＤＴＣによって認め
られるアドレスの範囲内にあるが、オフセットは実現さ
れたレジスタを選択しない。
上の場合のいずれかにおいて、ＤＴＣは”ＤＥＲＲ指示
でアクセスに応答する。グローバル状態レジスタの保護
違反またはアクセスエラービット（適切なように）が”
ＤＥＲＲ応答の理由を示すようにセットされる。
適切な場合、ＤＴＣはＲＩＳＣプロセッサロード多重化
またはストア多重化命令に応答してバーストモードアク
セスを行なうことができる。ＤＴＣは適切なアドレス増
分論理を含み、バーストモードアクセスを適切に支持す
る。しかしなから、バーストモードアクセスはレジスタ
を連続したオフセット値でアクセスするためにのみ用い
られ得る。もし実現されていないレジスタがバーストモ
ードシーケンス内で遭遇されるなら、ＤＴＣは＊ＤＥＲ
Ｒ指示で応答しそのアクセスをキャンセルする。
ＤＭＡチャネルをそのローカルバスアドレスの範囲がＤ
ＴＣ内部レジスタのアドレスの範囲をオーバラップする
ように形成することが可能である。
しかしなから、ＤＴＣはＤＭＡチャネルを介して内部レ
ジスタアクセスを支持しない。もしそのようなアクセス
が試みられるなら、アドレスの矛盾が発生しかつＤＭＡ
転送がキャンセルされる。適切なチャネル状態レジスタ
のアドレス矛盾ビットは例外の理由を示すようにセット
される。
第３図に従えば、この発明の概要はＤＴＣ入出力ポート
を介する遠隔のプログラムされた入出力によってローカ
ルバスに付けられたＲＩＳＣプロセッサが遠隔バス上の
デバイスおよびメモリをアクセスすることができること
を示した。遠隔プログラムされた入出力がどのようにＤ
ＴＣを用いて達成されるかの詳細は次に述べられる。
ＤＴＣは遠隔バスアクセスのための４個の独立した入出
力ポートを組込む。各入出力ポートは、１、　　ローカ
ルバスアドレスの２の累乗の範囲を遠隔バスアドレスの
独立しｆ：　範ｎ　ｌ：マツピングし、 ２、　　バイトとハーフワードとワードアクセスを支持
し、 ３、　他のＲＩＳＣプロセッサの動作で遠隔バスアクセ
スをオーバラップするための機能を含む。
遠隔プログラムされた入出力アクセスは入出力ポートレ
ジスタによって制御される。上で説明された（１つの入
出力ポートにつき１組の）４組の同一のレジスタが存在
する。
以前に示されたように、入出力ポートはローカルバスか
らアクセスを受取り、それらを遠隔バスに送る。アドレ
ス翻訳はローカルバスと遠隔バスの間で行なわれる。パ
ッキングおよび送り込み動作によってローカルバス要求
のためのデータ幅が遠隔バス要求のためのデータ幅より
大きくなることが可能になる。
ローカルバスと遠隔バスの間の接続は直接であるか結合
が解除されてもよい。直接の接続の場合、遠隔バスアク
セスはローカルバスアクセスが終了できる前に終了しな
くてはならない。結合が解除されたアクセスの場合、デ
ータは遠隔バス動作から独立してローカルバスアクセス
が以前の遠隔バス読出の結果を読出すかまたは次の遠隔
バス書込のためのデータを書込むかするようにバッファ
される。
もし遠隔バスのための入出力ポートからの要求がＤＭＡ
チャネルからの要求と同時に発生するなら、入出力ポー
トが優先順位を有する。
入出力ポートを介するアクセスは各入出力ポートと関連
したローカルベースアドレスレジスタによって制御され
る。このレジスタはそれぞれの入出力ポートのローカル
バスベースアドレスを指定しかつこのアドレスがＲＩＳ
Ｃシステムのデータメモリかまたは入出力アドレス空間
にあるかどうかを示す。
入出力ポートは以下の条件が満たされるときはいつでも
活性状態になる。すなわち、 １、　　グローバルモードレジスタの適切なポート可能
化ビットがセットされる。
２、　　ローカルバスアドレスの適切な高順位ビットが
ローカルベースレジスタの対応するビットと一致する。
３、　　アドレス空間（アクセスのためのデータメモリ
または入出力）がポートモードレジスタのローカルアド
レス空間ビットによって指定されるものと一致する。
”ＣＳ　Ｅ　Ｌ入力は入出力ポートアクセスにいかなる
要求も及ぼしていないことを思い出すべきである。
もし上の基準が満たされるなら、ＤＴＣは上の比較にお
いて用いられたローカルアドレスの高順位ビットを遠隔
ベースアドレスレジスタの対応するビットヒ取替える。
すなわち、低順位ビット（すなわちポートオフセット）
は修正されない。
結果として生じるアドレスは遠隔ベースアドレスレジス
タの遠隔アドレス空間ビットによって決定されるように
、遠隔バスのメモリまたは入出力空間のいずれかにおい
て遠隔バスアクセスのために用いられる。
第６図はアドレス翻訳プロセスを例示しかつ入出力ポー
トのデータフローを示す。
第６図はライン６０１上でローカルポートアドレスレジ
スタ６０２に入力される３２ビツトローカルバスアドレ
スを示す。ＤＯ−Ｄ３１　（上で）くリティビットＤＯ
−Ｄ３）からのデータはＭＵＸ６０３とパック／送り込
みレジスタ６０４を介してパック／送り込みレジスタ回
路網手段（第３図に示される手段３０４）へまたはそこ
からのいずれかに流れることができ、第６図の両方の部
分は入出力ポートに関連している。
もしそのアクセスがポートのアドレス空間内にあるかど
うかをまず決定することによって発生しくブロック６０
５を介して）そしてもしそうであるなら、アドレスを翻
訳する（ブロック６０６を介して）。
ブロック６０５において、ローカルベースアドレスレジ
スタ６２０の内容はポートのサイズに基づいた比較のた
めのビットを選択した後（ブロック６２３および６２４
を介して）、ローカルポートアドレスレジスタ６０２の
内容と比較される（比較器６２５を介して）。たとえば
、１キロバイトのポートでは、レジスタ６０２および６
２．０からの高順位の２２ビツトが比較される。上で示
されるように、窓のサイズ情報はポートモードレジスタ
の窓サイズフィールドからくる。
もし入出力ポートが実際にアドレス指定されているなら
、ブロック６０６を介するアドレス翻訳は（窓サイズ情
報を再び用いて）ブロック６８０を介してローカルバス
アドレスから適切な高順位ビットをマスクアウトしかつ
レジスタ６８８内の遠隔ベースアドレスから同じ数の低
順位ビ・ソトをマスクアウトすることによって保存され
た高順位ビットで残余の低順位ビットを最後にマージす
ることによって発生する。この第２のマスクはブロック
６８９によって行なわれる。
ブロック６９０によって行なわれる（第６図）のが示さ
れるが、マージの結果として、遠隔バスアドレスが展開
される。上で参照された１キロバイトの窓の具体例では
、翻訳されたアドレスは遠隔ベースアドレスレジスタの
内容からのその高順位２２ビツトとローカルポートアド
レスレジスタからの低順位の１０ビツトとを有し、実際
にアドレス翻訳プロセスにおける適切なポートオフセッ
トを維持する。
所与の入出力ポートのためのローカルアドレスの幅や他
のポートのためのアドレスの範囲とオーバラップするこ
とは可能である。この場合、最も低い数を有する入出力
ポートがこの発明の好ましい実施例において優先順位を
有する。たとえば、もし入出力ポート０のためのアドレ
ス範囲が入出力ポート２のためのアドレス範囲とオーバ
ラップするなら、入出力ポートＯが優先される。入出力
ポートのための遠隔アドレスの範囲もまた他の入出力ポ
ートの範囲とオーバラップしてもよい。しかしなから、
１個の入出力ポートしかいずれのときも遠隔バス上で活
性状態であり得ないので、いかなる競合も存在しない。
各ポートに関連したポートモードレジスタのスニパバイ
ザモードアクセスオンリ（ｒｓＵＰＪ　）ビットはポー
トがユーザモードプログラムによってアクセスされても
よいかどうかを決定する。もしユーザモードアクセス（
ＵＳＰ７”ＵＳ信号によって示される）がそのＳＵＰと
・ットが１である入出力ごとに試みられるなら、ＤＴＣ
は要求される遠隔バスアクセスを行なわない。それは”
ＤＥＲＲ指示でそのアクセスに対して応答する。関連ポ
ート状態レジスタの保護違反ビットは亭ＤＥＲＲ応答の
理由を示すようにセットされる。
ローカルバスアドレスのその範囲が入出力ポートのため
のアドレスの幅とオーバラップするようにＤＭＡチャネ
ルを形成することが可能である。
しかしなから、ＤＴＣはＤＭＡチャネルを介して人出力
ポートアクセスを支持しない。もしそのようなアクセス
が試みられるなら、アドレス矛盾が発生しかつＤＭＡ転
送がキャンセルされる。適切なチャネル状態レジスタの
アドレス矛盾ビットはその例外の理由を示すようにセッ
トされる。
各入出力ポートの通常の動作は以下のとおりである。
入出力ポートに向けられるロード（Ｒ／　’Ｗ／＼イ）
では、ＤＴＣは遠隔バス上での読出アクセスを行ない（
多数の読出はパッキングが要求されるなら発生し得る）
、アクセスされたデータはそのロードに応答して戻され
る。もし例外が遠隔バスアクセスの間に発生するなら（
たとえば＊ＲＢＥＲＲ応答またはパリティエラーのため
に）、ＤＴＣはローカルバス上の”ＤＥＲＲで応答する
。＊ＤＥＲＲ応答では、関連のポート状態レジスタがそ
の理由を示す。
入出力ポートに向けられたストア（Ｒ／＊Ｗロー）では
、ＤＴＣはストアのために与えられたデータを用いて遠
隔バス上で書込アクセスを行なう（多数の書込がもし送
り込みが要求されるなら発生し得る）。もし遠隔バスア
クセスの間例外が発生ずるなら、ＤＴＣはローカルバス
上の＊ＤＥＲＲで応答する。＊ＤＥＲＲ応答の場合、そ
の関連のポート状態レジスタはその理由を示す。
適切な場合、ＤＴＣはＲＩＳＣプロセッサロードマルチ
プルまたはストアマルチプル命令に応答・して入出力ポ
ートを介してバーストモードアクセスを行なうことがで
きる。ＤＴＣはバーストモードアクセスを適切に支持す
るために、適切なアドレス増分論理を含む。遠隔バスで
は、この転送はブロックモードして行なわれる。
バーストモードアクセスはローカルバス上の連続したワ
ードアドレスでデータをアクセスするためのみに用いら
れ得る。ローカルバス上のデータ幅は３２ビツトである
べきである。４バイトの整数倍または２個のハーフワー
ドが（この発明の好ましい実施例に従えば）転送されな
くてはならないといった制限のもとで、パッキングおよ
び送り込みによってこれらのワードアドレスは遠隔バス
上のより狭い幅のアクセスにまたはそれから変換するこ
とができる。
もし＊ＬＯＣＫ信号が入出力ポートの読出の間活性状態
であるなら、ＤＴＣは遠隔バス上で読出−修正−書込ア
クセスを行なう。このアクセスは＊ＲＭＷ出力が読出ア
クセスの初めで断定されるといった点で、他の遠隔バス
アクセスと区別される。＊ＲＭＷは書込アクセスが読出
−修正−書込シーケンスを終えるまで活性状態のままで
ある。
ＤＴＣは＊ＬＯＣＫ信号の結果としていかなる特別な暗
黙の順序づけも行なわないが、ただＲＩＳＣプロセッサ
ロードおよびセット命令によって行なわれる順序づけを
遠隔バスへ通過させるように働くだけである。こうして
、読出−修正−書込シーケンスを終える書込はローカル
バス上の書込の結果発生する。
他の同期化プロトコルは当業者によって案出されるかも
しれないが、引用された同時係属出願においてＲＩＳＣ
システムを参照して述べられたこの発明の好ましい実施
例はＲＩＳＣプロセッサのロードおよびセット意味を実
現することのみができ、かついかなる他の同期化／排他
プロトコルも明示的に支持しない。
もしポートモードレジスタのオーバラップされた入出力
（０１０）　ビットがセットされるなら、関連した入出
力ポートは先読みおよび後書き動作を遠隔バスへの直接
の続出および書込に代わって行なう。これらの特別な動
作によってローカルバスプロセッサは他の動作を遠隔バ
スアクセスとオーバラップさせることが可能となる。
第７図は先読みおよび後書き動作のためのフローチャー
トを示す。オーバラップされた入出力の説明をする際に
第７図のブロック７０１−７０９が参照される。
ポートモードレジスタのＯＩＯビットがまずセットされ
ると（第７図のブロック７０１）、関連した入出力ポー
トがそれが行なわれるべき遠隔バスアクセス上で待機す
る代わりに次のアクセスに即座に応答するような状態に
置かれる（ブロック７０２）。もし次のアクセスがロー
ド（読出）であるなら、入出力ポートはそのパック／送
り込みレジスタの内容（それが最も規定されにくい）で
応答する（ブロック７０３）。もし次のアクセスがスト
ア（書込）なら、その入出力ポートはパック／送り込み
レジスタレジスタの関連したデータをストアする（ブロ
ック７０４）。ロードとストアの両方で、入出力ポート
はローカルポートアドレスレジスタのアクセスのための
アドレスをバッファする（ブロック７０９）。
ローカルバスアクセスは遠隔バス上のいずれのアクセス
からも独立して終了する（”ＤＲＤＹは送り戻される。
ブロック７０３および７０５を参照）。しかしなから、
入出力ポートは最も速い機会（それは遠隔バス調停およ
び他のＤＴＣの作業に依存しているかもしれない）で要
求される遠隔バスアクセスを行なうような状態にある。
先読みまたは後書きを行なうために、入出力ポートはロ
ーカルポートアドレスレジスタ（このレジスタは逆の翻
訳を要求せずに例外の場合に回復を許容するために翻訳
されていないアドレスを保持する）においてアドレスを
翻訳する。次に、先読みでは、入出力ポートは翻訳され
たアドレスを用いて遠隔バス続出を行なう（ブロック７
ｏ６）。
こめ続出のためのデータは読出が終わると（パッキング
が行なわれるかもしれないことに注目されたい）、パッ
ク／送り込みレジスタにストアされる（ブロック７０７
）。後書きでは、入出力ポートは翻訳されたアドレスを
用いて遠隔バス書込を行なう（ブロック７０８）。この
書込のためのデータはパック／送り込みレジスタによっ
て与えられるおよび送り込みが行なわれるがもじれない
）。
入出力ポートが遠隔バス上で先読みまたは後書きを行な
っている間、それはローカルバスから第２のアクセスを
受取らない（ＤＴＣは内部レジスタの他の入出力ポート
へのアクセスを受取るがもしれないが）。入出力ポート
は遠隔バスアクセスが終わった後にのみ第２のローカル
バスアクセスを受取る。通常、第２のアクセスは第１の
ものと同じ型のものである（読出または書込）。
もし他の入出力ポートのアクセスが先読みまたは後書き
が始まる前に活性状態になるなら（すなわちもし遠隔バ
スを求めて争う他のアクセスが存在するなら）、第２の
アクセスは第２のアクセスが終わるまで阻止される。
先読みの場合、同様の入出力ポートへの第２の読出はデ
ータを第１の読出から得、かつ第２の遠隔バス読出のた
めのアドレスを供給する。後書きの場合、同様の入出力
ポートへの第２の書込は付加のデータおよび第２の遠隔
バス書込のための第２のアドレスをバッファする。両方
の場合、もし第１の遠隔バスアクセスの間例外が発生し
たなら、ＤＴＣは寧ＤＥＲＲの指示で第２のローカルバ
スアクセスに応答する（関連のポート状態レジスタは例
外の理由を示す）。
先読みおよび後書きの動作のシーケンスはすべてのアク
セスが終わるまで続く。後書きが比較的真直ぐな行ない
を有する間、先読みはすべてのデータを転送するために
シーケンスの始めと終わりで付加のアクセスを要求する
。先読みは最初のローカルバス読出を要求し、第１の遠
隔バス読出のためのアドレスを与える。さらに、シーケ
ンスにおける最後のローカルバス読出はたとえこのアク
セスが不必要であっても遠隔バス上にアクセスを発生す
る。
読出および書込は先読みおよび後書きの間効果的に混ざ
り会うことができない。もし読出が以前に後書きを行な
っていたポートに対して行なわれるなら、得られるデー
タは規定されない。もし書込が以前に先読みを行なって
いたポートに対して行なわれるなら、パック／送り込み
レジスタに保持されるデータは破壊される。この発明の
好ましい実施例に従えば、ソフトウェアは所望の動作の
ための続出および書込の正しいシーケンスを発生させる
ことに責任がある。特に読出−修正−書込シーケンスは
先読みまたは後書きを行なうために形成されるポートに
よって適切に行なわれ得ないことに注目すべきである。
もし先読みおよび後書きを用いて読出と書込を混合する
ことが所望であるなら、２個の入出力ポートが用いられ
なくてはならない。１つの入出力ポートは先読みのため
に用いられかつ他方の入出力ポートは後書きのために用
いられる。しかしなから、最終的な性能は遠隔バスの容
量によって制限されるかもしれない。
ＤＴＣによって支持されるプログラムされた入出力の説
明を終えるために、首尾よく転送を終えることを妨げる
、プログラムされた入出力転送の間に多数の例外が発生
することに注目すべきである。もしプログラムされた入
出力転送の間に例外が発生するなら、ＤＴＣは＊ＤＥＲ
Ｒ指示でローカルバス上で応答する。以下の例外は適切
な優先順位でプログラムされた入出力転送の間に発生す
るかもしれない。すなわち、 １、　保護違反。ユーザモードプログラム（ＵＳＰ／”
ＵＳ信号によって示される）はスーパバイザモードアク
セスのみのためにセットされる入出力ポートへのアクセ
スを試みるか、または内部ＤＴＣレジスタをアクセスす
るように試みる。
２゜　　アドレス指定エラー。内部レジスタアクセスの
ためのオフセットは実現されていないレジスタに対応す
る。
３、　パリティエラー。ＤＴＣは転送の間無効なパリテ
ィを検出する。パリティはデータが遠隔バスから受取ら
れた直後にチエツクされる。パリティはローカルバスか
らのプログラムされた入出力書込のためにはチェックさ
れない。
４、　遠隔バスエラー。＊ＲＢＥＲＲ応答は遠隔バス転
送に受取られる。
５、　データ幅例外。入出力ポート転送に対するＤＳＡ
ＣＫＯ−ＤＳＡＣＫＩの応答は遠隔バスデバイスまたは
メモリが要求された幅の転送を取扱うことができないか
、ＤＴＣ内部レジスタへのバイトまたはハーフワードア
クセスが試みられることを示す。
例外が＊ＤＥＲＲで報告されると、グローバル状態レジ
スタは入出力ポートのどれが例外に遭遇したかを示すか
、または例外が内部レジスタアクセスにおいて発生した
かを示すようにセットされる。もし例外が入出力ポート
アクセスで発生したなら、示された入出力ポートのポー
ト状態レジスタは例外の理由を示す。
先読みまたは後書きを実現する入出力ポートの場合、そ
の報告された例外は最も最近の遠隔バスアクセスで発生
した。ローカルポートアドレスレジスタはこのアクセス
のための翻訳されていないアドレスを含みかつもし可能
ならアクセスを再スタートさせるためにソフトウェアに
よって用いられてもよい。書込では、アクセスを再スタ
ートさせるため用いられるデータはパック／送り込みレ
ジスタによって保持される。すべての他の場合、プログ
ラムされた入出力アクセスに関する情報はＲＩＳＣプロ
セッサチャネルアドレスとチャネルデータとチャネル制
御レジスタとに含まれ、そしてこれらのレジスタによっ
て再スタートされ得る。
ＤＴＣによって支持さるＤＭＡ転送が次に詳細に説明さ
れる。
以下の説明において用いられるように、「直接メモリア
クセスＪ　　（ＤＭＡ）という言葉（または省略記号）
はＲＩＳＣプロセッサにおける命令実行から独立してい
るアクセスまたはデータ転送を表わす。この言葉はいく
らか不正確であり、というのもＤＭＡ転送は必ずしもロ
ーカルバス上のメモリをアクセスしないからである。い
くつかの場合においては、遠隔バスデータはＲＩＳＣプ
ロセッサがキューにおいてデータを直接に扱って、ＤＴ
ＣのＤＭＡキューにおよびそこから転送される。
しかしなから、一般に利用されている言葉の中で、「直
接メモリアクセス」および「ＤＭＡＪはＤＴＣによって
実現される機能を最もよく表わしている。
上で述べられたように、ＤＭＡ転送はＤＴＣによって実
現された４個のＤＭＡチャネルを介して発生する。これ
らのチャネルの各々は特定のデータ転送を行なうために
ＲＩＳＣプロセッサによって初期設定されかつ実際の転
送はプロセッサによってさらなる干渉なしに起こる。も
しそうするために可能化されるなら、チャネルは転送が
通常通りに終わるかまたは例外のためにキャンセルされ
るかするとプロセッサ割込を発生するかもしれない（”
ｌＮＴＲを断定することによって）。
ＤＭＡ転送はほとんどプロセッサの干渉を必要としない
ので、大量のデータがプロセッサの実行と同時転送され
得る。たとえば、多重プログラミングまたはタスク多重
化状況において、所与のプロセスがデータ転送を終える
ためにＤＭＡチャネルを待機している間に他の処理が実
行されてもよい。
ＤＴＣのＤＭＡチャネルは広い範囲の柔軟性を支持する
ように設計される。ＤＭＡ転送の性能はＤＴＣプロセッ
サとＲＩＳＣプロセッサの間のローカルバス資源のため
の競合を制限するための規定で、ローカルバスおよび遠
隔バスの双方上で最大にされる。
ローカルバス上のＤＭＡ転送はＤＭＡキューによって与
えられる大規模なバッファリングのために、遠隔バス上
の転送とは比較的独立している。
これはＤＭＡチャネルの編成において反映され、すなわ
ち多くのレジスタはＤＭＡチャネルのローカルバス側か
または遠隔バス側のみにもたらされる。第８図はＤＭＡ
チャネルのデータフロー図を示す。
第８図は示されたＤＭＡチャネルへの（ライン８０１）
またはそこからの（リンク８０２）Ｄ。
−Ｄ３１（およびパリティピット）上のデータを示す。
入ってくるデータはＭＵＸ８０３を介してチャネルのた
めに６４ワードキユー８０４に多重化される。明らかに
、ＤＴＣを作る際にはより大きいかまたはより小さなキ
ューでも用いられ得る。データはパック／送り込みレジ
スタ（８０５）およびＭＵＸ８０６を介してキューから
およびパック／送り込み回路網に流れる。ＭＵＸ８０６
はデータがキュー８０４からパック／送り込み回路網に
出力されることを可能にするのに加えて、レジスタ８０
５とＭＵＸ８０３を介してパック／送り込み回路網から
キュー８０４にデータをチャネル動作させるように働く
。
ローカルバス上ではＤＭＡ転送はＲＩＳＣシステムのデ
ータメモリアドレス空間に対してのみ発生することに注
目すべきである。
遠隔からローカルへのＤＭＡ転送では、チャネルモード
レジスタによって指定されかつ遠隔アドレスレジスタに
よってトラッキングされたアドレス指定パターンで、デ
ータは遠隔バスから読出される。転送されたバイトの数
は遠隔バイトカウントレジスタによってトラッキングさ
れる。このデータは適切なりＭＡ中に置かれ（おそらく
パッキングの後に）そしてローカルバス転送が不能化さ
れているときを除いてローカルバスに引き続き転送され
、その場合データはローカルバス上のプロセッサによっ
て転送されるかまたは検査される。
ローカルバス転送のためのアドレスは常にシーケンシャ
ルにワードアドレスを増加させかつローカルアドレスレ
ジスタによってトラッキングされる。転送されるバイト
の数はローカルバイトカウントレジスタによってトラッ
キングされる。
遠隔バス転送は遠隔バイトカウントが終了カウントレジ
スタにおける値と一致するまで続く。それに引き続きロ
ーカルバス転送はローカルバイトカウントが終了カウン
トレジスタの値と一致するまで続く　（ＤＭＡキューに
おいてバッファされるデータのために）。ローカルバイ
トカウントが終了カウントと一致すると、転送が終了し
かつ可能化されるなら＊ｌＮＴＲが断定される。
ローカルから遠隔へのＤＭＡ転送では、データはローカ
ルアドレスレジスタによってトラッキングされるアドレ
ス指定パターンをシーケンシャルに増加させて、（ロー
カルバス転送が不能化され、その場合データがローカル
バス上のプロセッサによってロードされるときを除いて
）ローカルバスから読出される。転送されるバイトの数
は適切なりＭＡキューによってトラッキングされかつシ
ーケンシャルに遠隔バスに転送される（おそらく送り込
みで）。
遠隔バス転送のためのアドレスはチャネルモードレジス
タによって指定されかつ遠隔アドレスレジスタによって
トラッキングされるアドレス指定パターンを有する。転
送されるバイトの数は遠隔バイトカウントレジスタによ
ってトラッキングされる。
ローカルバス転送はローカルバイトカウントが終了カウ
ントレジスタの値に一致するまで続けられる。次に遠隔
バス転送は遠隔バイトカウントが終了カウントレジスタ
の値と一致するまで続く（ＤＭＡキューにおいてバッフ
ァされるデータのために）。遠隔バイトカウントが終了
カウントに一致するとき、その転送は終了し、可能化さ
れるなら”ｌＮＴＲが断定される。
各ＭＤＡチャネルがそれがローカルと遠隔バスとの間で
転送される間データをバッファする関連したＤＭＡキュ
ーを有する。この発明の好ましい実施例に従えば、これ
らのキューの各々はサイズが２５６バイトでありかつ６
４ワードで編成される。再び、ワードのみがローカルバ
ス上のキューにおよびキューから転送される。遠隔バス
上では、パッキングおよび送り込み動作のためワードと
ハーフワードとバイトが転送されてもよい。ＤＭＡキュ
ーはこれより先に論じられる２つの目的に適う。
真のＤＭＡ転送では（すなわち実際にローカルバスメモ
リをアクセスする転送）　、ＤＭＡキューによって出さ
れるバッファリングにより、ローカルハスＤ　Ｍ　Ａ　
転送はローカルバスのバーストモード能力を用いて１０
０メガバイト／秒までの範囲で進むことが可能となる。
全体のキューの内容は単一のバーストモードストアによ
って転送されるかまたはキューはバーストモードロード
で全て満たされてもよい。
バーストモードアクセスを支持するに加えて、ＤＭＡキ
ューはＤＭＡ転送のためののローカルバス獲得の影響を
減する。２個のサイクルが通常ローカルバスを獲得しか
つ放棄するために必要とされかつローカルバスはこれら
のサイクルの開用いられ得ない。もし１ワードのみが各
獲得で転送されたなら、これらのサイクルによって示さ
れたオーバヘッドは比較的高いであろう。６４ワ＝ドも
のワードが１つの獲得で転送されることを可能にするこ
とによって、ＤＭＡキューはこのオーバヘッドを最小に
するのを助ける。
ＤＭＡキューの第１の目的はＲＩＳＣプロセッサによる
直接の操作のためのバッファ区域を提供することである
。いくつかのシステムでは、プロセッサがＤＭＡキュー
において直接に遠隔バスに転送されるべきデータをアセ
ンブルしかつＤＭＡキューから直接に遠隔バスから転送
されるデータを読出すことが有利である。この場合、Ｄ
ＭＡキューはローカルバスメモリの延長として現われる
ように構成される。これによってローカルバスメモリへ
のまたはローカルバスメモリからの余分な転送に含まれ
る待ち時間が避けられる。しかしなから、直接の転送は
含まれるデータがＤＭＡキューによって提供される６４
ワードの区域に適合するときのみ直接の転送が適切であ
る。
ＤＭＡキューはこの発明の好ましい実施例において２５
６ワードアレイによって実現され、これは４つの６４ワ
ードの部分に分けられる。そのキューはローカルバス上
の内部レジスタとして目視可能である。
各ＤＭＡチャネルに関連したキュー状態レジスタ（以前
に説明されている）は関連したＤＭＡキ二一ニー態を与
える。キュー状態レジスタはキューの前でワードのアド
レスを含むキューヘッド（ＱＨ）フィールドと、キュー
の最後で（空の）ワードのアドレスを含むキューテイル
（ＱＴ）フィールドとを含む。
ＤＭＡチャネルがＤＭＡ転送を行なうために初期設定さ
れると（チャネル状態レジスタにおいてＲＳＴビットを
セットすることによって）　、ＱＨおよびＱＴフィール
ドの両方が０にセットされる。
ＤＭＡ転送の間、データはＱＴフィールドによって識別
される位置でキューに置かれ、そしてＱＴフィールドは
データが書込まれると１だけ増分される。ＱＴフィール
ドはこうして常にキュー内の次の空の位置を指す。デー
タはＱＨフィールドによって識別されるデータでキュー
から除去されかつＱＨフィールドはデータが読出される
と１だけ増分される。ＱＨフィールドＴ、、；１こうし
てキューが空のときを除いて次の有効のキュー位置を指
す。
ＱＨフィールドの値は空のＤＭＡキューに対してのみＱ
Ｔフィールドの値に等しい。−杯のキューはその値がＱ
Ｈフィールドの値より少ない（モジュロ６４）ＱＴフィ
ールドによって識別される。
空と、部分的に一杯と、−杯のキューのためのＱＨポイ
ンタとＱＴポインタとの関係が第９図に示される。
ＤＭＡ−１−ニーがパターンを転送するために用いられ
ると（すなわちチャネルモードレジスタのキューバター
ンビットがセットされると）、ＱＨフィールドはパター
ンを含むキューの位置（その位置はパターンで明示的に
書込まれなくてはならない）を識別する。ＱＨフィール
ドはパターンが転送されると変化されない。この構造で
は、ＱＴフィールドの値は重要ではない。
キュー状態レジスタはキューの状態を変化するために書
込まれるかもしれないが、これはもしＤＭＡ転送が進行
中なら予想できない影響を有するかもしれない。
ＤＭＡ転送は種々の制御状態および形態に従っている。
これらの条件および形態そしてそれらがどのようにロー
カルバスと遠隔バスの両方上のＤＭＡ転送に関係するか
が次に述べられる。
ＤＭＡチャネルはグローバルモードレジスタの適切なチ
ャネルビットをセットすることによって可能化および不
能化される。不能化されたＤＭＡチャネルは他の可能化
条件に関係なく転送を行なうのが妨げられる。可能化さ
れたＤＭＡチャネルはもし他の状態が転送が起こる得り
ようなものなら転送を行なうことができる。これらは後
に述べられる。可能化されたＤＭＡチャネルが有効な転
送のために形成されているということが仮定される。
可能化されたＤＭＡチャネルのＤＭＡ転送は所与の時間
で以下の動作状態のうちのいずれかであってよい。
１、　ベンディング。ＤＭＡチャネルはローカルバスま
たは遠隔バス上で転送を行なうように準備されるが、そ
の転送は実際に起こらない。ＤＭＡ転送はバスの仲裁の
待ち時間またはより高い優先順位のＤＭＡ要求のために
ベンディングであるかもしれない。
２、　活性状態。ＤＭＡチャネルはローカルバスかまた
は遠隔バスのいずれかの上でのＤＭＡ転送を現在行なっ
ている。
３、　不活性状態。ＤＭＡ転送はチャネル状態レジスタ
のチャネル活性状態（ＣＡ）ビットによって中断される
。このビットはＤＭＡチャネル上でＤＭＡ転送を一時的
に中断しかつ再び始めるためにソフトウェアによってリ
セットおよびセットされてもよい。
４、　終了されている。ＤＭＡチャネルはすべての要求
されたアクセスを行なっている。チャネルデータレジス
タのＣＡビットはＤＭＡ転送が終わるとリセットされる
。
５、　先取りされている。ＤＭＡチャネルはすべての転
送を行なっていないが、転送のシーケンスは一時的に中
断される。多くの場合、この状態はデータフロー制御の
ために起こる。しかしなから、ＤＭＡ転送はバスの仲裁
や、より高い優先順位のＤＭＡ要求や、転送に直接関連
していない他の状態に先取りされる。
６、　キャンセルされる。ＤＭＡ転送はたとえパリティ
エラーのような成る例外の事象のために、残っているさ
らなる転送が存在しても妨げられる。チャネル状態レジ
スタのＣＡビットはＤＭＡ転送がキャンセルされるとリ
セットされる。
ＤＭＡ転送が終了するかまたはキャンセルされると、対
応するＤＭＡキューは空にされ（可能であるなら）かつ
関連のチャネル状態レジスタのＣＡはリセットされ、Ｄ
ＭＡチャネルが活性状態になることを引き起こす。この
とき、もしチャネルモードレジスタの割込可能化がセッ
トされかつグローバルモードレジスタのグローバル割込
可能化ビットがセットされるなら、ＤＴＣは＊ｌＮＴＲ
出力を断定する。これによってＲＩＳＣプロセッサへの
割込（またはトラップ）が許容される。
ローカルバスと遠隔バスとの間のＤＭＡ転送はローカル
バスと遠隔バスとの間の経路におけるいくつかの点でフ
ロー制御（すなわち転送速度制御）に従う。
１、　　ローカルバスメモリ。ローカルバスメモリは種
々の時間ですべてのＤＭＡチャネルの集合体要求を満た
すための十分な容量を有していなくてもよい。
２、　　ローカルバースト／ドウニルカウント。ローカ
ルバースト／ドウエルレジスタはローカルバス上で転送
され得るデータの量を制限しかつローカルバスメモリの
容量より厳しいデータのフローの制限を示すかもしれな
い。バースト／ドウニルカウントはＤＴＣによって発生
されるローカルバスのための競合を制限するために設け
られる。
３、遠隔バースト／ドウニルカウント。
遠隔バースト／ドウエルレジスタは遠隔バス上で転送さ
れ得るデータの量を制限し、ＤＴＣによって発生される
遠隔バスのための競合を制限する。これは１つの要求で
大量のデータが転送されるかもしれない、転送の成るモ
ード（たとえば要求モード）に対してのみあてはまる。
４、　遠隔バスデバイスまたはメモリ。遠隔バス上のデ
バイスまたはメモリは適切な＊ＤＲＱＯ−＊ＤＲＱ３入
力を用いてデータのフローを制限することができる。さ
らに、データのフローはＤＳＡＣＫＯ−ＤＳＡＣＫｌ、
またはチャネルモードレジスタの遠隔待機カウントおよ
び遠隔回復カウントによって即座に制限されるかもしれ
ない。
上の１と２の場合、ＤＴＣは１個以上のＤＭＡチャネル
の遠隔バス側でフロー制御を行なわなくてはならず、遠
隔側へのローカルバスへの制限を反映する。もしＤＭＡ
キューが遠隔バスの書込を満たすためのいかなるデータ
も有さないかまたはＤＭＡキューが遠隔バスの読出のデ
ータを受取るための位置を有さないなら（すなわちそれ
はたった１つの空の位置しか有さない）、ＤＴＣはその
状態がもはや存在しなくなるまで”ＤＲＱＯ−＊ＤＲＱ
３によって要求されるＤＭＡ転送を行なわない（および
その要求を肯定応答しない）。
一般に、上のフロー制御メカニズムのいずれががデータ
のフローを制限し得る。しかしなから、ローカルバスか
または遠隔バスのいずれが上のバースト／ドウエルカウ
ントは進行中のアクセスを先取りすることはできない。
もしバースト／ドウエル制限が要求されるなら、それは
進行中の転送に続く転送上に課される。
チャネルモードレジスタのローカル転送不能化ビットニ
よって可能化されるなら、ローカルバスへのおよびロー
カルバスからのＤＭＡ転送はローカルバス上で要求され
ない（それらは遠隔バス上にあるので）。ローカルバス
ＤＭＡ転送はＤＭＡキューの状態およびＤＭＡチャネル
の動作状態によって活性状態にされる。
遠隔からローカルへのＤＭＡ転送では、ローカルバス転
送はＤＭＡキューに１つの残余の用いられていないワー
ドが存在するときはいつでもベンディング状態になる。
このワードはキューヘッドおよびキューテイルポインタ
が一杯のキューではは等しくされ得ないので満たされ得
ない。通常の状態のもとでは、ＤＭＡ転送はキューが空
にされるまで活性状態のままである（ＤＭＡキューは遠
隔バスから同時に満たされてもよいことに注目されたい
）。しかしなから、転送は上で述べられた他の状態（先
取りやバースト／ドウニルカウントなど）に従う。
ローカルから遠隔への転送では、ローカルバス転送はＤ
ＭＡキューが１個の転送されていないワードを含むとき
かまたはキューが空のときベンディング状態になる。通
常の状態のもとでは、ＤＭＡ転送はキューが一杯になる
まで活性状態のままである（ＤＭＡキューは遠隔バスか
ら同時に空にされることに注目されたい）。しかしなか
ら、転送はいかなる他の上で論じられた条件にも従う。
もし遠隔からローカルへの転送が終わるかまたはキャン
セルされるなら、関連のＤＭＡキューが空１こされなく
てはならない（もしたとえば寧ＤＥＲＲといった例外が
ローカルバスによって引き起こされないなら）。これら
の状態のうちいずれかが起こると、ローカルバス転送は
即座にベンディング状態になりかつＤＭＡキューは＊ｌ
ＮＴＲが断定される前に空にされる（＊ｌＮＴＲは可能
化されるなら断定されるのみである）。
各ＤＭＡチャネルはすべてここで以前に論じられたが、
転送されるデータの量を制御しかつトラッキングするた
めのいくつかのレジスタを有する。
これらは以下のとおりである。
１、　　ローカルバイトカウントレジスタ２、　　ロー
カルアラームカウントレジスタ３、　遠隔バイトカウン
ト ４、　遠隔アラームカウントレジスタ ５、　終了カウントレジスタ ＤＭＡ転送が初期設定されると、ローカルバイトカウン
トレジスタおよび遠隔バイトカウントレジスタは共に０
にセットされる。ＤＭＡ転送が発生すると、各レジスタ
は個々にそれぞれのバスの上で転送されるバイト数をカ
ウントする。ローカルバイトカウントレジスタは４バイ
トの単位でカラントし遠隔バイトカウントレジスタはチ
ャネルモードレジスタのデータ幅フィールドによって決
定される単位でカウントする。
ＤＭＡ転送の間、ローカルバイトカウントレジスタの値
はローカルアラームカウントレジスタの値と比較され遠
隔バイトカウントレジスタの値は遠隔アラームカウント
レジスタの値と比較される。
ローカルバイトカウントレジスタおよび遠隔バイトカウ
ントレジスタの両方の値は終了カウントレジスタの値と
比較される。
チャネルモードレジスタのローカルアラーム可能化およ
び遠隔アラーム可能化ビットはＤＴＣがローカルまたは
遠隔バイトカウントがそれぞれ対応するアラームカウン
トと一致するかまたはそれを越えると割込を発生するよ
うにする（もしそうでないなら可能化される）。チャネ
ル状態レジスタのローカルアラーム達成かまたは遠隔ア
ラーム達成ビットが割込を引き起こすようにセットされ
る。
アラーム割込はＤＭＡ転送の特定の点が終了条件のいず
れからも独立して達成されるとＲＩＳＣプロセッサに割
込むための手段を設ける。たとえば、これはＲＩＳＣプ
ロセッサに交信パッケージのヘッダ部分が受取られたこ
とを知らせることができ、パッケージの残余のものが転
送されている間ヘッダが検査されることを可能にする。
終了カウントレジスタの値への比較によってＤＭＡチャ
ネルが終了条件に達したことが示される。
ＤＭＡキューによって与えられるバッファリングのため
に、ＤＭＡチャネルの遠隔バスおよびローカルバス側は
同時に終了カウントに達することはまずない。
いずれかの側が終了カウントに達すると、ＤＭＡの作業
はそれぞれのバス上で終了される。さらに、遠隔バス側
が遠隔からローカルへの転送で終了カウントに達するな
ら、ＤＭＡキューの内容はキューにおけるデータの量に
関係なく、ローカルバスに転送される（そうするように
可能化されるなら）（すなわち、そのキューは空にされ
る）。
ＤＭＡ転送のためのローカルまたは遠隔バス上で転送さ
れるバイトの合計数はこのレジスタの値とローカルバス
および遠隔バス上のデータ幅との関係に依存して、終了
カウントレジスタによって指定される数よりわずかに大
きくてもよい。終了カウント値はバイトの単位である。
もしこのバイトの数がいずれかのバスの転送の整数によ
って転送され得ないなら、データはカウントを越えるま
で転送される。
たとえば、ＤＭＡ転送が初期設定されるとき終了カウン
トレジスタは値４１にセットされかつ遠隔バスデータ幅
は１６ビツトであることを考慮されたい。この場合、４
４バイト（１１７−ド）はローカルバス上で転送されか
つ４２バイト（２１ハーフワード）は遠隔バス上で転送
されるであろう。
もしチャネルモードレジスタのローカル転送不能化ビッ
トがセットされてローカルバスへのＤＭＡ転送を不能化
するなら、ローカルアドレスレジスタおよびローカルバ
イトカウントレジスタは変化しない。ローカルバイトカ
ウントレジスタの値で行なわれたすべての比較の結果は
不能化されかつ終了条件は遠隔バイトカウントレジスタ
依存する。
１より多いＤＭＡ要求が特定の瞬間でベンディングして
いるとき矛盾しているＤＭＡ要求はＤＭＡ要求に優先順
位を付けることによって解決される。ＤＭＡチャネル内
の優先順位はグローバルモードレジスタのチャネル優先
順位回転ビットによって制御され、固定されているかま
たは回転しているかのいずれかであり得る。
ＤＭＡチャネルの優先順位が固定されているとき、この
発明の好ましい実施例に従えばＤＭＡチャネルの優先順
位はＤＭＡチャネルＯが最も高い優先順位を有するよう
に数字の順に固定される。
こうして、ＤＭＡチャネルＯの要求はＤＭＡチャネル１
や以下のものにおける要求よりも優先される。
ＤＭＡチャネルの優先順位が回転するとき、ＤＭＡチャ
ネルの優先順位は時間の量によって順番が決められ、こ
れは最も最近の転送、すなわち最も長い不活性状態の期
間を有するチャネルに最も高い優先順位が与えられるか
らである。暗示されているように、サイクルごとに各チ
ャネルの要求をスキャンすることによって回転は実現さ
れないことに注目されたい。むしろ、所与のＤＭＡチャ
ネルはそれがＤＭＡ転送を始めるや否や最も低い優先順
位が割当てられかつチャネルはそれらの要求が満たされ
ると最も低い優先順位を通って回転する。
優先順位化が特定のＤＭＡ要求に合うために決定の最後
の段階に影響を及ぼすことに注目されたい。たとえば、
遠隔バス上のＤＭＡ読出の要求はもし関連のＤＭＡキュ
ーが一杯であるならたとえチャネルが高い優先順位を有
していても優先順位化の中には含まれないであろう。
１個以上のＤＭＡチャネルが所与の時間でローカルバス
転送を行なうことができる場合、その矛盾はそのときに
与えるチャネルの優先順位に従って解決される。
もし入出力ポートアクセスがＤＭＡ転送と同時にベンデ
ィングになるなら、入出力ポートは遠隔バスの利用にお
いて優先される。さらに、もし入出力ポートアクセスが
ＤＭＡ転送が活性状態の間ベンディングになるなら、そ
れは転送を先取りしてもよい。
ＤＭＡ転送の間に発生し得るいくつかの例外がある。こ
れらの例外のいずれかによって”ｌＮＴＲ出力が断定さ
れる（もし可能化されるなら）、ＤＭＡ転送のキャンセ
ルが引き起こされる。遠隔からローカルへの転送では、
ＤＭＡキューは＊ｌＮＴＲが断定される前に流される。
適切な場合の好ましい実施例の優先順位化された順位に
おける以下の例外はＤＭＡ転送の間に起こるかもしれな
い。
１、　パリティエラー。ＤＴＣは転送の間無効を検出す
る。パリティはデータがいずれかのバスから受取られた
後すぐにチエツクされ、その結果ＤＭＡキューのデータ
は常に有効パリティを有する。
２６　　遠隔バスエラー。’ＲＢＥＲＲ応答は遠隔バス
転送に受取られる。
３、　データ幅例外。ＤＭＡ転送に対するＤＳＡＣＫＯ
−ＤＳＡＣＫＩ応答は遠隔バスデバイスまたはメモリが
要求された幅の転送を取扱うことができないことを示す
。
４、　　アドレス矛盾。ローカルバス転送のためのアド
レスは入出力ポートのためのアドレスとオーバラップす
るかまたはチップ選択マツピングレジスタによって認め
られるアドレスである（これは単に活性状態の”ＣＳ　
Ｅ　Ｌ入力であってもよいことに注目されたい）。これ
によって例外が与えられるまで対応するＤＭＡチャネル
によるさらなるローカルバスの転送は妨げられる。
５６　　　ローカルバスエラー。＊ＤＥＲＲ応答はロー
カルバス転送に受取られる。これによって例外が出るま
で対応するＤＭＡチャネルによるさらなるローカルバス
転送が妨げられる。
６、　処理の最後。＊ＥＯＰ入力は遠隔バス転送の間、
断定される。これはそのシステムに依存してエラーの信
号を送るかまたは送らないかのどちらでもよい。
”ｌＮＴＲが断定されると、グローバル状態レジスタは
ＤＭＡチャネルのどれが例外に遭遇したかを示す。示さ
れたＤＭＡチャネルのチャネル状態レジスタはその例外
の理由を示す。もし割込が可能化されるなら、例外を報
告するこのレジスタのビットは＄ｌＮＴＲが断定される
ことを引き起こす。それらはその割込を非活性化するた
めにソフトウェアによってリセットされてもよい。また
１個以上のこれらのビットをセットすることによってソ
フトウェアは＊ｌＮＴＲが断定されることを引き起こす
かもしれないことに注目されたい。
遠隔バスデバイスまたはメモリがどのようにＤＭＡ転送
を要求するかが次に述べられる。
遠隔バスデバイスまたはメモリはそれが断定されるＤＭ
Ａチャネルに依存して、＊ＤＲＱＯ−＊ＤＲＱ３入力の
１つを断定することによってＤＭＡ転送を要求する（Ｉ
ＤＲＱＯはＤＭＡチャネル０に応答し、以下同様である
）。ＤＴＣは遠隔バス上で要求された転送を行ない、適
切に転送の初めで”ＤＡＣＫＯ−＊ＤＡＣＫ３出カの１
つを断定する。
デバイスおよびメモリは＊ＤＲＱＯ−＊ＤＲＱ３でデー
タのフローを制御する必要がない。この場合、ＤＭＡチ
ャネルは対応する”Ｄ　ＲＱ　Ｏ−ゝＤＲＱ３入力を無
視するように構成されることができかっＤＳＡＣＫｏ−
ＤｓＡｃＫｌのような遠隔バス転送でのＤＴＣの動作状
態および他の制限によって決定される速度でデータを転
送する。
ＤＭＡチャネルは適切なチャネルモードレジスタのＤＭ
Ａ要求応答モード（ＤＲＭ）フィールドによって制御さ
れて、３つのモードのうちの１つで対応する＊ＤＲＱＯ
−＊ＤＲＱ３人カに応答する。これらのモードは対応す
る”ＤＲＱＱ〜＊ＤＲＱ３入力の断定のためにＤＭＡチ
ャネルの行ないを規定する。
もしチャネルモードレジスタのＤＲＭフィールドが００
であるなら、ＤＭＡチャネルが対応する車ＤＲＱＯ−’
ＤＲＱ３入力を無視する。もしチャネルがグローバルモ
ードレジスタの適切なチャネル可能化ビットとチャネル
状態レジスタＯＣＡビットによって転送のために可能化
されるなら、チャネルは転送が他の方法で可能なときは
いつでも（ＤＭＡキューの状態やチャネルの優先順位等
によって決定される）、データを転送する。
このモードでは、遠隔バスデバイスまたはメモリに利用
可能なデータフロー制御メカニズムしかＤＳＡＩ、ＫＯ
−ＤＳＡＣＫＩによってがまたはチャネルモードレジス
タの待機／回復カウントによって提供されない。これら
のメカニズムが遠隔バス容量を用いるので、それらは効
率的でないがもしれない。
ＤＴＣはそれが遠隔バス上でのＤＭＡ転送を始めるとき
たとえ対応するＤＭＡ要求が無視されているときでも適
切な”ＤＡＫＯ−”ＤＡＫ３出カを断定する。
もしチャネルモードレジスタのＤＲＭフィールドが０１
であるなら、ＤＭＡチャネルの対応する＊ＤＲＱＯ−＊
ＤＲＱ３入力の各ハイからローへの推移のための単一の
遠隔バス転送を行なう。適切な”ＤＡＣＫＯ−１ＤＡＣ
Ｋ３出力は転送の初めで（すなわちアドレスサイクルの
間）で断定される。ＤＭＡ要求入力は同期式遠隔バスの
ための少なくとも１サイクルかまたは同期式の遠隔バス
のための２サイクルの間、それが他のハイからローへの
推移を行なうことができる前に不活性状態でなくてはな
らない。最大のスルーブツトでは、それゆえ、ＤＭＡ要
求入力は要求される転送が終わる前に断定が解除されな
くてはならない。
もしチャネルモードレジスタのＤＲＭフィールドが１０
なら、ＤＭＡチャネルは適切な”ＤＲＱＯ−＊ＤＲＱ３
入力が活性状態である限りかつ他の状態により転送が起
こるようにされる限り（たとえば他のチャネルの優先順
位など）遠隔バス転送を行なう。＊ＤＡＣＫＯ−＊ＤＡ
ＣＫ３出力は第１の転送のアドレスサイクルの間断窓さ
れかつ最後の転送が例外であるかもしれないが、すべて
の転送の間活性状態のままである。
遠隔バスデバイスまたはメモリは最後の転送でのローか
らハイへの車ＤＳＴＢの推移の前に、亨ＤＲＱＯ−＊Ｄ
ＲＱ３を断定解除することによって要求転送を先取りし
てもよい。さらなる転送は後に＊ＤＲＱＯ−ＤＲＱ３を
再び断定することによって要求されるかもしれない。
もしＤＴＣが活性状態の要求転送の間転送を終えるかま
たは先取りするなら、適切な”ＤＡＣＫＯ−＊ＤＡＣＫ
３出力が最後のデータ転送の間断窓される（”ＤＳＴＢ
の断定と同時に）。しがしなから、もし終結が遠隔バス
からの”ＥＯＰに応答しているなら、対応する寧ＤＡＣ
ＫＯ−”ＤＡＣＫ３出力は最後の転送の間活性状態のま
まである。
要求モード転送でのＤＭＡチャネル実行はもしそれが高
い優先順位を有するなら他のチャネル上でＤＭＡのサー
ビスを妨げるかもしれないことに注目すべきである。
回転する優先順位に関しては、チャネルはそれが転送を
始めるや否や最も低い優先順位が割当てられかつ他のチ
ャネルへのサービスを妨げることができない。
上で述べられたこの発明の好ましい実施例は、アドレス
がデータの転送のいかなる数に対しても１度転送される
「ブロック転送」やＤＭＡチャネルがプログラムされて
固定されたパターンを遠隔バスまたはローカルバスに転
送する「パターン転送」といった特別の動作のために構
成されてもよい。
新規のＤＴＣの詳細な説明を締めくくる前に、いくつか
の詳細および全体的なシステムへの考慮が残っている。
まず、第１図を参照して簡単に述べられているように（
ユニット１０５）　、ＤＴＣに遠隔バスを付けるために
インターフェイスはオプショナルに利用されてもよい。
第１０図は遠隔データおよびアドレス信号および制御信
号を遠隔システムアドレスやデータおよび制御バスに結
合するための、市場で入手可能なラッチや、ドライバや
、トランシーバおよび制御インターフェイスとの典型的
な遠隔バス接続を示す。しかしなから、いくつかの場合
においては（たとえば遠隔バスへの低価格の接続を提供
するための）、遠隔バスと周辺装置との間の論理をイン
ターフェイスするバスを除去して周辺装置を直接に制御
することが有利であり得る。ＤＴＣは入出力ポートまた
はＤＭＡチャネルの１つあたりのプログラム可能バスタ
イミングを支持することによってそのようなシステムの
設計を容易にする。
これによって回路をインターフェイスすることによって
実現されるタイミングの必要性がなくなる。
ＤＴＣで制御されたバスタイミングはチャネルモードレ
ジスタかまたはポートモードレジスタの遠隔待機カウン
ト（ＲＷＣ）と遠隔回復カウント（ＲＲＣ）フィールド
を介してプログラムされる。
ＲＷＣフィールドは転送のためデータサイクルでのサイ
クルの数（１サイクル以上）を示す（上で示されるよう
に）。ＲＲＣはデータサイクルの最後と次のデータサイ
クルの始まりの間のサイクルの数（０かもしれない）を
指定する（アドレスサイクルは非ブロツクモード転送の
ためのデータサイクルを先導することに注目されたい）
。これらのフィールドによって制御されるタイミングは
チャネルモードレジスタかまたはポートモードレジスタ
のデータサイズ肯定応答不能化（ＤＡＤ）ビットによっ
て可能化される。
ＤＴＣ制御されたバスのタイミングが特定の入出力ポー
トまたはＭＤＡチャネルのために可能化されるなら、Ｄ
ＴＣは入出力ポートまたはチャネルを介するいかなる遠
隔バスアクセスでもＤＳＡＣＫＯ−ＤＳＡＣＫＩを無視
し、遠隔バス上のアクセスの時間を定めるためにＲＷＣ
およびＲＲＣフィールドの値に依存する。ＤＳＡＣＫＯ
−ＤＳＡＣＫＩは無視されるので、適当なデータ幅が適
切なチャネルモードレジスタまたはポートモードレジス
タにおいてプログラムされなくてはならない。
ＤＴＣはさらにそれがバスタイミングを発生するために
可能化されると、”ＥＢＥＲＲおよび＊ＥＯＰに応答す
る。これらの信号のいずれかの断定によってＷＲＣフィ
ールドの値に関係なくデータサイクルが終了しかつその
断定はその他では普通の効果を有する。
次に、遠隔バスの論理動作はバスが同期式の動作を有し
ているかまたは非同期式の動作を有しているかに依存し
ていないことを理解すべきである。
アクセスを制御するために用いられる信号はどの場合に
おいても同じ翻訳を有する。しかしなから、同期式バス
と比較して非同期式バスの物理的実現には本質的な２つ
の違いがある。すなわち、１、　非同期式バスを制御す
るＤＴＣの入力は準安定状態に対する保護を有する。こ
の保護バスアクセスに要する時間を増す、内部同期化を
必要とする。
２、　非同期式バスでは、−次ハンドシェーク信号Ｄ　
Ｓ　Ａ　ＣＫ　Ｏ−Ｄ　Ｓ　Ａ　ＣＫ　１と＊ＲＢＥＲ
Ｒと寧ＥＯＰのすべての遷移はＤＴＣによって認められ
かつ同期化されなくてはならない。それに対して、これ
らの信号は同期式バス上でサンプリングされかつ遷移を
同期化するのに余分の時間は必要とされない。
非同期式バスの要求によって、一般にそれは同期式バス
より遅い速度で動作するようにされる。
これは準安定の同期化時間の結果でありかつハンドシェ
ーキング信号の両方の推移は同期化されなくてはならな
いということである。
同期式または非同期式バスのいずれに対してもアドレス
サイクルは同期式である。ＤＴＣはアドレスが単一のＲ
ＣＬＫサイクルで転送され得るということに依存してい
る。この同期式転送は外部のアドレスラッチによって隠
される。
信号ＤＳＡＣＫＯ−ＤＳＡＣＫＩは非同期式バス上でス
キューされることが許容される。これらの信号のいずれ
かの転送によってデータサイクルは同期化期間の後の終
了させられる。しかしなから、同期化期間の間他の信号
が変化するなら、ＤＴＣはそれがＲＣＬＫに関して有効
なセットアツプ時間で発生する限り変化を受取る。デー
タサイクル（ＩＲＤＥＲＲ，＊ＥＯＰ）を終える他の信
号も同様にスキューされてもよい。
付加的なシステムの考慮はＤＴＣを介して転送されるデ
ータの「以前」および「以後」の見解である。第１１図
および第１２図は新規のＤＴＣへのおよびそこからのロ
ーカルバスデータ転送および遠隔バスデータ転送両方の
ためのデータの位置を例示するために提示されている。
第１１図はローカルバス上のデータの位置の種々の可能
性を要約している。
データのバイトまたはハートワードがローカルバス上の
ＤＴＣから転送されると、それはローカルバスに関して
右に位置調整される。こうして、Ｄ７−ＤＯ上でバイト
が現われかっＤ１５−ＤＯ上でハーフワードが現われる
。この発明の好ましい実施例に従えば、残余のバス信号
はローに駆動される。
データのバイトまたはハーフワードがローカルバスから
ＤＴＣに転送されると、それはそのバスに関して右に位
置調整される。こうして、バイトはＤ７−ＤＯで現われ
かつハーフワードはＤ１５−ＤＯで現われる。残余のバ
ス信号は無視される。
第１２図は遠隔バス上のデータの位置の種々の可能性を
要約する。
データのバイトまたはハーフワードがＤＴＣから遠隔バ
スのデバイスまたはメモリに転送されると、それは遠隔
バス上の各バイトまたはハーフワード位置に反復される
。こうして、バイトはＲＡＤ３１−ＲＡＤ２４と、ＲＡ
Ｄ　２３−ＲＡＤ　１６、ＲＡＤｌ　５−ＲＡＤ８と、
ＲＡＤ７−ＲＡＤＯで現われる。ハーフワードはＲＡＤ
３１−ＲＡＤｌ６おびＲＡＤｌ５−ＲＡＤＯで現われる
。
データのバイトまたはハーフワードが遠隔バスからＤＴ
Ｃに転送されると、それは転送に関連したチャネルモー
ドレジスタまたはポートモードレジスタのデータ位置フ
ィールドによって決定される位置でバス上で現われる。
４個の可能な位置合わせが指示される。すなわち、 １、　　アドレスによって。ハーフワードまたはバイト
はそのアドレスによって決定される位置でバスに現われ
る。
２、　固定されたハイ。バイトまたは／Ｘ−フワードは
そのバスに関して左に位置合わせされる。
３、　　固定されたロー。バイトまたはノ１−フワード
はそのバスに関して右に位置合わせされる。
４、　　アドレスによって固定されたロー／バイト。ハ
ーフワードはバスに関して右に位置調整されかつバイト
はそれらのアドレスによって決定されるようにバスの低
順位１６ビツト内で現われる。
バイトまたはノ＼−フワードの位置がそのアドレスに依
存するなら（オプション１および４）、特定のバイトま
たはノ１−フワードの実際の位置はアドレスのみならず
適切なチャネルモードまたはポートモードレジスタの遠
隔ｌくイトオーダ（ＲＢ　Ｏ）ビットによって指定され
るノくイトおよびノ１−フワード順序によってもまた決
定される。上のオプションの各々に関して、転送に含ま
れないいかなるバス信号も無視されることに注目すべき
である。
ＤＴＣはシステムへの２個の１次インターフェイスのロ
ーカルバスと遠隔バスを伊込むことがここで明らかとな
るべきである。これらのインターフェイスによって様々
な異なるシステムの形態が可能となる。各インターフェ
イスは典型的には独立したクロックで動作する。
この発明の好ましい実施例に従えば、ＲＩＳＣシステム
で（またはその中で）動作する環境において述べられて
いるように、ローカルバス動作は５ＹＳＣＬＫ入力に同
期している。この入力はＲＩＳＣプロセッサの５ＹＳＣ
ＬＫ出力によって駆動されるかまたはＲＩＳＣプロセッ
サの５ｙｓｃＬＫ入力をまた駆動する別のクロック発生
器によって駆動される。
遠隔バス動作はＲＣＬＫ信号と時間が合わされている（
遠隔バス動作はＲＣＬＫに対して同期しているかまたは
非同期しているかのいずれであってもよい）。ＤＴＣは
システムクロック発生および分配の２つの方法を提供す
る。
一方のクロック動作配置では、ＤＴＣは遠隔バスのため
のＲＣＬＫクロックを発生し、このクロックはＲＣＬＫ
ピン上で現われ、そして他の遠隔バスの構成要件に外部
より分配されてもよい。第２の配置では、遠隔バスのた
めの独立したクロック発生が存在し、この場合ＤＴＣは
ＲＣＬＫピン上の外部から発生されたクロックを受取る
。両方の配置では、ＲＣＬＫを発生しかつバッファする
回路は外部ＤＴＣクロックおよび外部遠隔バスクロック
の間の明らかなスキューを最小にするように設計される
。
ＤＴＣはすべての他のチップ電力分配から独立している
ＲＣＬＫドライバのための電源ピンを設ける。これによ
って他のＤＴＣ回路はＲＣＬＫドライバによって電源に
誘発されるかもしれない騒音と電気的に隔離される。別
の電源もまた２個の可能なりロック動作配置の間を決定
するために用いられる。
もし電力（すなわち＋５ボルト）がＲＣＬＫ電源ピンに
与えられると、ＤＴＣは遠隔バスのためにクロックを発
生するように構成される。この場合、ＲＣＬＫピンは出
力であり、ＲＯＳＣ上の信号は遠隔バスクロックを発生
するために用いられる。ＤＴＣはＲＣＬＫの発生におい
てＲＯ３Ｃ信号を２つに分割し、そのためＲＯＳＣは遠
隔バスの２倍の動作周波数で駆動されるべきである。
もしＲＣＬＫ電源ピンが接地されるなら、ＤＴＣは外部
から発生されるクロックを受取るように構成される。こ
の場合、ＲＣＬＫピンはＤＴＣクロックとして直接に用
いられる入力である。ＲＣＬＫは遠隔バスの動作周波数
で駆動されるべきである。この構成では、ＲＯ３Ｃ入力
はこれより後に論じられる成るマスタ／スレーブ機器構
成の場合を用いてハイかまたはローにつながれるべきで
ある。
ＲＣＬＫピンは遠隔バスクロックサイクルの前半はハイ
であり、遠隔バスサイクルの後半はローである。こうし
て、サイクルはＲＣＬＫのローからハイへの推移で始ま
る。遠隔バスクロックサイクルの始まりの規定は特定の
システムのために選ばれるクロック動作配置とは独立し
ている。
いくつかのシステムにおいては、各々が共通のＲＯ３Ｃ
信号によって駆動される２個以上のＤＴＣをロックステ
ップ同期化において動作させることが望ましいかもしれ
ない。この場合、同期化は＊ＲＥＳＥＴ入力によって達
成される。もし＊ＲＥＳＥＴの断定解除がＲＯＳＣのロ
ーからハイへの推移に関する指定された準備時間と一致
するなら、ＲＣＬＫ出力は次の半分のサイクルにおいて
ローにあることが補償される。こうして、すべてのＤＴ
Ｃは必要に応じて同期化されてもよい。
ＤＴＣの電気的仕様に関する限り（ＲＣＬＫに関して）
、それらは大部分の他のＤＴＣの入力および出力の仕様
とは異なる。クロックのスキュー効果を減じるために、
ＲＣＬＫピンはＤＴＣチップを組立てるのに用いられる
ＴＴＬ回路と互換性があるよりはむしろＣＭＯＳ回路と
電気的に互換性がある。
ＲＣＬＫピンはテストモード（後に説明される）によっ
て高インピーダンス状態におかれる。もし外部から発生
されたタロツクがこの場合において与えられるなら、Ｄ
ＴＣの状態は失われるかもしれない。
テストモードによってＤＴＣの入力はＤＴＣのテストま
たは診断の目的のために直接駆動され得る。テストモー
ドはすべての出力（ＭＳＥＲＲを除く）を高インピーダ
ンス状態に置き、その結果それらは外部から与えられる
信号と電気的にインターフェイスしない。他のすべての
点において、ＤＴＣの動作は変化されない。
テストモードは＊ＴＥＳＴ入力における活性状態レベル
によって呼出される。ＤＴＣ出力の不能化は結合して行
なわれる。それはたとえクロックがＤＴＣに与えられな
くても起こる。
いくつかの出力では、テストモードから生じる高インピ
ーダンス状態への推移は通常のＤＴＣ動作の間（たとえ
ばＤＴＣがローカルバスを放棄するとき）与えるよりも
ずっと遅い速度で発生してもよい。このためテストモー
ドは特別のユーザが規定した目的に適していないかもし
れない。
他のシステムへの考慮は各ＤＴＣ出力がＤＴＣが出力ド
ライバに内部から与えている信号と出力での信号を比較
する関連した論理を有するということである。その２つ
の信号の比較は所与のドライバが可能化されかつテスト
モードのためのみにドラバが不能化される時間のいつで
も行なわれる。
もしその比較が行なわれてドライバの出力がその入力と
一致していないなら、ＤＴＣはそのエラーがローカルバ
ス上で検出されるかまたは遠隔バス上で検出されるかに
依存して５ＹＳＣＡＫまたはＲＣＬＫの次のＭＳＥＲＲ
出力を断定する。
ＤＴＣがＭＳＥＲＲを断定すると、それは検出された比
較の間違いに関するいかなる行動もとらない。しかしな
から、ＭＳＥＲＲはトラップの発生を含むシステム機能
を行なうために外部から用いられてもよい。
もしシステムにおいて単一のＤＴＣが存在するなら、Ｍ
ＳＥＲＲ出力はＤＴＣドライバが不良であるかまたはＤ
ＴＣ出力において短絡が存在しているかを示す。しかし
なから、第２のＤＴＣ（「スレーブ」と呼ばれる）が第
１のＤＴｄ「マスタ」と呼ばれる）と並列に接続される
なら（スレーブＤＴＣはそのテストモードによって不能
化された出力を有する）、ずっと高いレベルの障害検出
が可能である。
その出力をマスクの出力と比較することによってスレー
ブＤＴＣはマスクの動作の包括的なチェックを行なう。
さらに、スレーブはシステムと交信するマスクによって
用いられる電気経路における開放回路および他の障害を
検出するかもしれない。マスクはさらにこの機器構成に
おける出力での比較を行なう。
２個のＤＴＣがマスタ／スレーブ機器構成に接続される
とき、ＭＳＥＲＲの非論理的断定を妨げることが必要で
ある。これらはマスクの出力とスレーブＤＴＣの出力が
一致しない状況から生じるが、双方とも正しく動作して
いる。
非論理的なエラーの１つの源はＤＴＣレジスタにおける
実現されていないビットのための予言できない値であり
得る。この潜在的な問題はすべての実現されていないビ
ットが０と読出される好ましいＤＴＣアーキテクチャに
よって避けられている。
非論理的エラーの第２の源は遠隔バスからローカルバス
へ転送されるデータに関する。成る場合において、たと
えば単一のバイトがローカルバスから入出力ポートを介
して転送されるとき、「気にしない」であるデータをＤ
ＴＣは転送する。もし無視されたデータ入力が有効な論
理レベルでなくかつそれらが他のバス上で自体に反映さ
れるなら、２個のＤＴＣは無効な論理レベルのためにデ
ータのための値と一致しないかもしれない。ＤＴＣはデ
ータを０でパディングすることによってかつ「気にしな
い」をマスクするためにデータを反復することによって
この問題を避ける。
非論理的エラーの他の源はマスクＤＴＣとスレーブＤＴ
Ｃの間の同期化不足である。マスクとスレーブ間の同期
化を維持するために、まずそれらは同一のクロックで動
作するということが必要である。スレーブにＲＣＬＫを
入力として受取られてマスクにＲＣＬＫを駆動させるよ
うにするかまたは両方のマスクとスレーブを同じ外部か
ら発生されたＲＣＬＫと駆動することによって達成され
る。
しかしなから、両方のマスクおよびスレーブＤＴＣは同
じクロックで動作するということは同期化を補償するの
に十分ではない。非同期入力はそれらはスレーブに影響
を与えるより１サイクル早いか遅いかでマスクに影響を
及ぼすかもしれない。
このため、遠隔バスはマスタ／スレーブ機器構成におい
て同期式動作を有さなくてはならないかまたは共通の点
で外部から同期化されなくてはならない。活性状態から
不活性状態への”ＲＥＳＥＴの推移は同期化されてなく
てはならないことに注目すべきである。
いくつかのマスタ／スレーブ機器構成では、エラーが離
されているときのシステム上のスレーブＤＴＣ制御をマ
スクＤＴＣに与えることが望ましいかもしれない。それ
をテストモードから取出しかつマスクをテストモードに
置くことによって制御をスレーブに与えることが可能で
ある。同期化はこれが終了するとき維持されていなくて
はならない。
もしもとのマスクがこの場合においてＲＣＬＫを発生す
るように構成されるなら、スレーブはまたそれがマスク
にあるときＲＣＬＫを発生しなくてはならない。このた
め、ＲＯ５Ｃ信号はマスクおよびスレーブの両方に与え
られなくてはならず、両方ともクロックを発生するよう
に構成されている。
このマスタ／スレーブ機器構成において、スレーブはさ
らに以前に述べられたようにマスクからＲＣＬＫを受取
る。スレーブはテストモードのためにＲＣＬＫを駆動し
ない。しかしなから、スレーブがテストモードから取出
されるとＲＣＬＫを望み通りに駆動することができる。
当業者は上で述べられたスイッチング機構が２つ以上の
ＤＴＣに対して概括的に論じられてもよい。
最後のシステムの機器構成として、転送のためのデータ
幅が転送の間ダイナミックに決定される、ダイナミック
バスの大きさ決め動作をいくつかの標準のバスが支持す
ることが指摘されるべきである。ＤＴＣはこの機能を直
接に支持しないが、より高いレベルでそれを支持するの
に必要な特徴を提供する。
ＤＴＣは要求された転送が行なわれないことを示す（＊
ＲＢＥＲＲのＤＳＡＣＫＯ−ＤＳＡＣＫｌのいずれかに
よって）転送に対する応答を受取ると、それによってＲ
ＩＳＣプロセッサへのトラップまたは割込が引き起こさ
れる。入出力ポートアクセスでは、ＤＴＣは＊ＤＥＲＲ
で応答し、そしてＤＭＡチャネルではＤＴＣは＊ｌＮＴ
Ｒを断定する（もし割込が可能化されるなら）。
応答する割込またはトラップハンドラは示された入出力
ポートまたはＤＭＡチャネル上のデータ幅を減じるかま
たはより小さなデータ幅を取扱うために他の入出力ポー
トまたはＤＭＡチャネルを割当てるかのオプションを有
する。適切なポート状態レジスタまたはチャネル状態レ
ジスタのデータサイズ肯定応答フィールドはエラーを引
き起こしたＤＳＡＣＫＯ−ＤＳＡＣＫＩ応答を示す。も
との転送は再び開始され得る。
もし入出力ポートまたはＤＭＡチャネルのデータ幅が減
じられるなら、その入出力ポートまたはＤＭＡチャネル
を介するすべての転送は指定された幅を有するように取
扱われるべきことに注目すべきである。たとえば、ワー
ドデバイスへの転送はもし入出力ポートまたはＤＭＡチ
ャネルの幅が８ビツトとして指定されるなら１度に１バ
イト行なわれる。これは有効な動作として考えられ例外
を引き起こさない。こうして、ＤＴＣはデータ幅におけ
るダイナミックな減少を支持するが、データ幅のダイナ
ミックな増加は支持しない。
先読みまたは後書きを行なう入出力ポートでは、データ
幅例外はそれが遠隔バス上で発生した後に報告されかつ
両方のそのアクセスおよび＊ＤＥＲＲ応答を受取るアク
セスは再スタートされなくてはならない。この場合、最
初のアクセスはローカルポートアドレスレジスタにおけ
る翻訳されていない入出カポ−ドアドレスを用いて、ロ
ードまたはストアによって明示的に再び開始されなくて
はならない。第２のアクセスはＲＩＳＣプロセッサにお
けるチャネルアドレスやチャネルデータおよびチャネル
制御レジスタによって再び開始される。
第１のアクセスはユーザまたはスーパバイザモードのい
ずれかで再び開始されてもよいことに注目すべきである
が、これは保護違反がその先に捕まっているからである
。
機能や、その内部レジスタや入力および出力、データフ
ォーマットや支持される転送などで新規のＤＴＣがここ
で詳細に述べられてきたが当業者はこの発明の目的は以
前に述べられたように満たされるものであったことを認
めるであろう。
新規の方法および装置の好ましい実施例および例示的具
体例の上述の説明は例示および説明のためのみに提示さ
れている。この発明は余すところないわけではなく、開
示された綿密な型にこの発明を制限するようにも意図さ
れておらず、明らかに多くの修正および変化が上述の教
示に照らし合わせて可能である。
これまでに述べられた実施例および具体例はこの発明の
原理を最もよく説明するために提示され、それによって
当業者はこの発明を考えられる特定の使用に適した種々
の実施例および種々の修正においてこの発明を最もよく
利用できるであろう。
この発明の範囲は添付の特許請求の範囲によって規定さ
れることが意図される。
【図面の簡単な説明】
第１図はこの発明の好ましい実施例に従った、ローカル
バスを介してＲＩＳＣシステムとインターフェイスしか
つ１組の周辺装置や入出力サブシステム等が取付けられ
てもよい遠隔バスとインターフェイスする、新規のＤＴ
Ｃを示す。 第２図はこの発明の好ましい実施例に従った、新規のＤ
ＴＣをハウジングしかつローカルバスを介する両方のＲ
ＩＳＣシステムおよび遠隔バスを介する１組の周辺装置
との相互接続を容易にする、集積回路パッケージのため
のピンアウト図を示す。 第３図はこの発明の好ましい実施例に従って作られた、
４個の入出力ポートと４個のＤＭＡチャネルを有するＤ
ＴＣの機能ブロック図である。 第４図はここで教示される新規のＤＴＣによって指示さ
れる、ハーフワードおよびワード内のバイトおよびハー
フワードの位置のための確立された規定を示す。 第５図はＤＴＣが第４図に示されるアドレス指定の規定
の間で変換するために用いられるとき、ハーフワードお
よびワード内でのバイトのスワツピングを例示する。 第６図は１個の入出力のための入出力ポートデータフロ
ーを例示するブロック図である。 第７図はＤＴＣがどのようにオーバラップされた入出力
を指示するかを例示するかを例示するフローチャートで
ある。 第８図は１個のＤＭＡチャネルのためのＤＭＡチャネル
データフローを例示するブロック図である。 第９図は空のと、部分的の一杯のと、−杯のＤＭＡＱを
例示する。 第１０図は市場で入手可能なデバイスがどのように新規
のＤＴＣを遠隔バスに相互接続させるために用いられる
かの具体例である。 第１１図はＤＯ−Ｄ３１上での新規のＤＴＣへのおよび
新規のＤＴＣからのローカルバスデータ転送のためのデ
ータ位置を例示する。 第１２図はＲＡＤＯ−ＲＡＤ３１上での新規のＤＴＣへ
のおよび新規のＤＴＣからの両方の遠隔バスデータ転送
ためのデータ位置を例示する。 図において、１０１はＲＩＳＣプロセッサ、１０２はプ
ログラムストア、１０３はデータメモリ、１０５はイン
ターフェイスユニット、１１０はローカルバス、１１１
はアドレスバス、１１２はデータバス、１２０は遠隔バ
ス、２０４は集積回路パッケージである。 特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーポレーテッド ＼　　　　　　　　　　　　　　　　　　　　　口Ｎハ
ーフ”）　　）”［＝ｆ＝＝丁ＥＥＥＩ＝］／＼゛什　
Ｆ遍ＴＦ石＝三丁Ｅ口 ＦＩＧ。 バーフ−ド［ＩＥ）＝コ＝ヌ＝＝【コ バ・４ト　ロＦヲＴ＝【コニ下＝Ｔ］［コバ−７７−）
″［【ゴＦＴ＝玉Ｅ１

Claims (89)

    【特許請求の範囲】
  1. （１）少なくとも１個の中央処理装置（ＣＰＵ）を含む
    第１の組の高性能デバイスに取付けられる第１のバスへ
    およびそこから、かつ第２の組の比較的より低い性能の
    デバイスが取付けられる第２のバスへおよびそこからデ
    ータを転送するためのデータ転送制御器であって、前記
    第１のバスおよび第２のバスへのおよびそれらからのデ
    ータの転送が前記第１の組のデバイスと第２の組のデバ
    イスの間の通信を容易にする一方で、前記第１の組のデ
    バイスの性能を前記第２の組のデバイスの比較的より低
    い性能から隔離し、 （ａ）前記第１のバスと前記第２のバスに結合され、少
    なくとも１個の直接メモリアクセスチャネル手段を含み
    、前記第１のバスから前記第２のバスへの直接メモリア
    クセス転送および前記第２のバスから前記第１のバスへ
    の直接メモリアクセス転送をチャネル動作させるための
    直接メモリアクセス手段と、 （ｂ）前記第１のバスと前記第２のバスに結合され、少
    なくとも１個のアドレスマッピングされた入力／出力ポ
    ート手段を含み、前記ＣＰＵにより直接メモリアクセス
    を前記第２の組のデバイスに与えるための入力／出力制
    御器手段と、（ｃ）前記第１のバスを前記直接メモリア
    クセス手段と前記入力／出力制御器手段とに相互接続す
    るための手段と、 （ｄ）前記第２のバスを前記直接メモリアクセス手段と
    前記入力／出力制御器手段とに相互接続するための手段
    とを含む、データ転送制御器。
  2. （２）前記第２のバスを前記アクセス手段と前記制御器
    手段とに相互接続するための前記手段が、 （ａ）前記アクセス手段と前記制御器手段の両方に結合
    され、前記第１のバスと前記第２のバスの間で可変幅デ
    ータ転送を適応させるためのパッキングおよび送り込み
    回路網手段と、 （ｂ）前記パッキングおよび送り込み回路網手段と、前
    記アクセス手段と、前記制御器手段と、前記第２のバス
    との間に結合され、前記第２のバスに転送されるアドレ
    ス信号およびデータ信号を多重化するための多重化手段
    を含む、転送手段とをさらに含む、請求項１に記載のデ
    ータ転送制御器。
  3. （３）前記転送手段が、前記多重化手段と前記第２のバ
    スの間に結合される、前記第２のバスへおよびそこから
    転送される信号を送受信するための送受信器を含む、請
    求項２に記載のデータ転送制御器。
  4. （４）前記ポート手段および前記チャネル手段へのアク
    セスに優先順位をつけるための手段をさら含む、請求項
    ２に記載のデータ転送制御器。
  5. （５）複数個のポート手段が存在するときはいつでも、
    前記ポート手段へのアクセスに優先順位をつけるための
    手段をさらに含む、請求項４に記載のデータ転送制御器
    。
  6. （６）複数個のチャネル手段が存在するときはいつでも
    、前記チャネル手段へのアクセスに優先順位をつけるた
    めの手段をさらに含む、請求項４に記載のデータ転送制
    御器。
  7. （７）データ転送とアドレス転送の両方に対しパリティ
    をチェックするための手段をさらに含む、請求項２に記
    載のデータ転送制御器。
  8. （８）複数個の組の内部レジスタを含み、前記複数個の
    組のレジスタが （ａ）データ転送制御器のグローバルな動作の状態を制
    御および維持するための１組の内部レジスタと、 （ｂ）前記チャネル手段の状態を制御および維持するた
    めの１組の内部レジスタと、 （ｃ）前記ポート手段の状態を制御および維持するため
    の１組の内部レジスタと、 （ｄ）前記チャネル手段を介してデータ転送をバッファ
    するための１組の内部レジスタとを含む、データ転送制
    御器。
  9. （９）前記第１のバスを前記アクセス手段および前記制
    御器手段に相互接続するための前記手段が、前記複数個
    の組のレジスタを初期設定するための手段をさらに含む
    、請求項８に記載のデータ転送制御器。
  10. （１０）前記ＣＰＵにより前記アクセス手段の動作をプ
    ログラム実行から結合解除するための手段をさらに含む
    、請求項１に記載のデータ転送制御器。
  11. （１１）前記アクセス手段がプログラム可能である、請
    求項１に記載のデータ転送制御器。
  12. （１２）前記アクセス手段が、データ転送制御器の動作
    の間ＣＰＵとは無関係にデータ転送アドレスを決定する
    ように前記ＣＰＵにより初期化の間プログラミングされ
    る、請求項１１に記載のデータ転送制御器。
  13. （１３）前記アクセス手段がシーケンシャルでない転送
    を実施するための手段をさらに含む、請求項１に記載の
    データ転送制御器。
  14. （１４）前記アクセス手段が、 （ａ）前記第１のバスと前記第２のバスの間で転送され
    るデータをバッファするためのキュー手段と、 （ｂ）前記キュー手段の動作を制御するためのプログラ
    ム可能内部レジスタ手段とをさらに含む、請求項２に記
    載のデータ転送制御器。
  15. （１５）前記チャネル手段の各々が、 （ａ）前記第１のバスから前記アクセス手段に入力され
    る語長データを選択的に転送するための、かつ前記パッ
    キングおよび送り込み回路網手段から前記アクセス手段
    へ入力されるパッキングされたデータを前記キュー手段
    へと選択的に転送するための第１の多重化手段と、 （ｂ）前記第１の多重化手段と前記パッキングおよび送
    り込み回路網手段とに結合され、パッキングおよび送り
    込み動作の間データをストアするための第１のパッキン
    グ／送り込みレジスタ手段と、 （ｃ）前記第１のレジスタ手段を介して前記パッキング
    および送り込み回路網手段に送り込まれるように前記キ
    ュー手段から出力されるデータを選択的に転送するため
    の、かつ前記第１のレジスタ手段を介して前記パッキン
    グおよび送り込み回路網から前記第１の多重化へ入力さ
    れるパッキングされたデータを選択的に転送するための
    第２の多重化手段とをさらに含む、請求項１４に記載の
    データ転送制御器。
  16. （１６）前記キュー手段においてバッファされるデータ
    が、前記第１のバスと前記キュー手段との間でのデータ
    転送と関連する待ち時間を回避するように前記ＣＰＵに
    より直接的に操作され得る、請求項１４に記載のデータ
    転送制御器。
  17. （１７）前記アクセス手段が、前記第１のバスと前記第
    ２のバスの間の経路において転送速度制御手段をさらに
    含む、請求項１に記載のデータ転送制御器。
  18. （１８）バスの大きさ決めを実施するための手段をさら
    に含む、請求項１に記載のデータ転送制御器。
  19. （１９）ポート手段動作を前記第１のバスに取付けられ
    る前記デバイスの組の動作とオーバラップさせるための
    手段をさらに含む、請求項１に記載のデータ転送制御器
    。
  20. （２０）チャネル手段動作を前記第１のバスに取付けら
    れる前記デバイスの組の動作とオーバラップさせるため
    の手段をさらに含む、請求項１に記載のデータ転送制御
    器。
  21. （２１）データパッキングおよびパッキング解除を実施
    するための手段をさらに含む、請求項１に記載のデータ
    転送制御器。
  22. （２２）制御器を介して転送されるワードにおいてデー
    タパケット場所をスワッピングするための手段をさらに
    含む、請求項１に記載のデータ転送制御器。
  23. （２３）データ転送動作を初期設定および制御するよう
    に働く、前記複数個の組の内部レジスタへおよびそれら
    からＣＰＵおよびデバイスが発生した信号を搬送するた
    めに使用される複数個の信号経路をさらに含む、請求項
    ９に記載のデータ転送制御器。
  24. （２４）前記複数個の信号経路が集積回路パッケージの
    ピンを含む、請求項２３に記載のデータ転送制御器。
  25. （２５）前記ＣＰＵにより前記制御器手段内のポート手
    段の動作をプログラム実行から結合解除するための手段
    をさらに含む、請求項２に記載のデータ転送制御器。
  26. （２６）前記結合解除が、先読み／後書き動作の実現を
    介してオーバラップされた入力／出力を実施するための
    手段を介して達成される、請求項２５に記載のデータ転
    送制御器。
  27. （２７）前記ポート手段に入力される第１のバスアドレ
    スが予め選択されたポート手段アドレス空間内にあるか
    どうかを決定するための手段をさらに含む、請求項２に
    記載のデータ転送制御器。
  28. （２８）ポートが前記第１のバスによりアドレスされる
    ときはいつでも、前記入力／出力ポート手段の各々が、
    ポートに入力される第１のバスアドレスとポートから出
    力される第２のバスアドレスとの間でアドレス変換を実
    施するための手段をさらに含む、請求項２７に記載のデ
    ータ転送制御器。
  29. （２９）前記アドレス変換が、前記第１のバスのアドレ
    スの２の累乗の範囲を越えて前記第２のバスのアドレス
    の独立した範囲まで実施される、請求項２８に記載のデ
    ータ変換制御器。
  30. （３０）前記アドレス変換を実施するための手段が、第
    １のバスアドレスから予め選択された数の上位ビットを
    マスキングアウトしかつ前記ビットを第２のバスアドレ
    スの同数の上位ビットと置換するための手段をさらに含
    む、請求項２９に記載のデータ転送制御器。
  31. （３１）前記ポート手段の各々が、前記パッキングおよ
    び送り込み回路網手段へのおよびそこからのデータを多
    重化するための手段をさらに含む、請求項２７に記載の
    データ転送制御器。
  32. （３２）前記ポート手段の各々が、前記ポート手段によ
    り前記パッキングおよび送り込み回路網手段へおよびそ
    こから転送されるデータをバッファするためのパック／
    送り込みレジスタをさらに含む、請求項２６に記載のデ
    ータ転送制御器。
  33. （３３）オーバラップされた入力／出力を実施するため
    の前記手段が、 （ａ）所与のポート手段が直接読出／書込動作の代わり
    に先読み／後書き動作を実施することを可能にされるか
    どうかを決定するための手段と、（ｂ）前記第２のバス
    によるアクセスが進行中であり得たとしても、先読み／
    後書き動作が可能化されるときはいつでも、前記第１の
    バスによるアクセスに直ちに応答するための手段とをさ
    らに含む、請求項３２に記載のデータ転送制御器。
  34. （３４）前記応答するための手段が、 （ａ）前記第１のバスアクセスのアドレスをラッチする
    ための手段と、 （ｂ）前記アクセスが読出であるかどうかを決定するた
    めの手段と、 （ｃ）前記第２のバス上のいずれのアクセスとも無関係
    に、前記アクセスが読出であることかが決定されるとき
    はいつでも、前記読出を実施するための手段とをさらに
    含む、請求項３３に記載のデータ転送制御器。
  35. （３５）前記第２のバス上のいずれのアクセスとも無関
    係に、前記アクセスが読出でないことが決定されるとき
    はいつでも、書込を実施するための手段をさらに含む、
    請求項３４に記載のデータ転送制御器。
  36. （３６）前記読出を実施するための前記手段が、 （ａ）前記第１のバスに結合され、所与のポート手段が
    第１のバス読出によりアクセスされるときはいつでも、
    前記パック／送り込みレジスタの内容を前記第１のバス
    に直ちに転送するための手段と、 （ｂ）前記第１のバスに結合され、第１のバスアクセス
    の変換されていない入力アドレスをバッファするための
    手段と、 （ｃ）変換されていないアドレスをバッファするための
    前記手段に結合されて、前記入力アドレスを変換するた
    めの手段と、 （ｄ）前記第２のバスに結合されて、前記変換されたア
    ドレスを用いて第２のバス読出を実施するためのかつ前
    記第２のバスから読出されたデータを前記パック／送り
    込みレジスタにストアするための手段とをさらに含む、
    請求項３５に記載のデータ転送制御器。
  37. （３７）前記パック／送り込みレジスタに結合され、前
    記パック／送り込みレジスタにおける記憶のために前記
    パッキングおよび送り込み回路網手段からパッキングさ
    れたデータを得るための手段をさらに含む、請求項３６
    に記載のデータ転送制御器。
  38. （３８）前記ポートが先読み／後書き動作を実施する間
    は前記第１のバスを介する所与のポートへのその後のア
    クセスを抑制するための手段をさらに含む、請求項３７
    に記載のデータ転送制御器。
  39. （３９）前記書込を実施するための前記手段が、 （ａ）前記第１のバスに結合され、前記ポート手段が第
    １のバス書込によりアクセスされるときはいつでも、前
    記第１のバスから前記第２のバスへ転送されるデータを
    前記ポート手段を介して前記パック／送り込みレジスタ
    にストアするための手段と、 （ｂ）前記第１のバスに結合され、第１のバスアクセス
    の変換されていない入力アドレスをバッファするための
    手段と、 （ｃ）変換されていないアドレスをバッファするための
    前記手段に結合され、前記入力アドレスを変換するため
    の手段と、 （ｄ）前記第２のバスに結合され、前記変換されたアド
    レスと前記パック／送り込みレジスタにストアされたデ
    ータを用いて第２のバス書込を実施するための手段とを
    さらに含む、請求項３５に記載のデータ転送制御器。
  40. （４０）前記パック／送り込みレジスタに結合され、デ
    ータが前記パッキングおよび送り込み回路網手段を介し
    て前記パック／送り込みレジスタから前記第２のバスへ
    送り込まれることを可能にする手段をさらに含む、請求
    項３９に記載のデータ転送制御器。
  41. （４１）前記ポートが先読出／後書込動作を実施する間
    は、前記第１のバスを介する所与のポートへのその後の
    アクセスを抑制するための手段をさらに含む、請求項４
    ０に記載のデータ転送制御器。
  42. （４２）前記先読出および後書込動作を並列に実施する
    ための手段をさらに含み、前記ポート手段の第１のもの
    が前記先読出機能を実施するために利用される一方で、
    前記ポート手段の第２のものが後書込機能を並列に実施
    するために使用される、請求項２６に記載のデータ転送
    制御器。
  43. （４３）前記パッキングおよび送り込み回路網手段が、 （ａ）前記第２のバス上の多数のバイトおよびハーフワ
    ード転送を前記第１のバス上のより少数のハーフワード
    およびワード転送へ変換するための手段を含む、前記第
    ２のバスから前記第１のバスへの転送の際にデータをパ
    ッキングするための手段と、 （ｂ）前記第１のバスへのパッキングされたデータの全
    ワード転送を容易にするために、前記パッキングするた
    めの手段によりパッキングされるデータをバッファする
    ための手段とをさらに含む、請求項２に記載のデータ転
    送制御器。
  44. （４４）前記パッキングおよび送り込み回路網手段が、 （ａ）前記第１のバス上の多数のワードおよびハーフワ
    ード転送を前記第２のバス上のより多数のハーフワード
    およびバイト転送に変換するための手段を含む、前記第
    １のバスから前記第２のバスへの変換の際にデータを送
    り込むための手段と、 （ｂ）前記送り込むための手段が前記第２のバスへの転
    送に対し１度に１個バッファされたデータのハーフワー
    ドおよびバイトを抽出することを可能にするために、前
    記送り込むための手段により送り込まれるデータをバッ
    ファするための手段とをさらに含む、請求項２に記載の
    データ転送制御器。
  45. （４５）（ａ）内部プログラミングされた 入力／出力を支持するための手段と、 （ｂ）遠隔プログラミングされた入力／出力を支持する
    ための手段とをさらに含む、請求項１に記載のデータ転
    送制御器。
  46. （４６）両方のバス上のアクセス間の同時実行で、前記
    第１のバス上のアクセスの待ち時間および帯域幅を前記
    第２のバス上のアクセスの待ち時間および帯域幅から結
    合解除するための手段をさらに含む、請求項１に記載の
    データ転送制御器。
  47. （４７）前記アクセス手段が、前記第１のバスと第２の
    バスの間でブロックおよびパターン転送を支持するよう
    に構成され得る、請求項１に記載のデータ転送制御器。
  48. （４８）２個の同期バス間でデータを転送するのに適す
    る、請求項１に記載のデータ転送制御器。
  49. （４９）２個の非同期バス間でデータを転送するのに適
    する、請求項１に記載のデータ転送制御器。
  50. （５０）制御器出力が診断目的で駆動されることを可能
    にする動作のテストモードを有する、請求項１に記載の
    データ転送制御器。
  51. （５１）マスタ／スレーブ関係で、それが接続される少
    なくとも１個のデータ転送制御器と並列に動作可能であ
    る、請求項１に記載のデータ転送制御器。
  52. （５２）少なくとも１個の中央処理装置（ＣＰＵ）を含
    む第１の組の高性能デバイスが取付けられる第１のバス
    へおよびそこから、かつ第２の組の比較的より低い性能
    のデバイスが取付けられる第２のバスへおよびそこから
    データを転送するための方法であって、 （ａ）前記バスに連結される、少なくとも１個の直接メ
    モリアクセスチャネル手段を含む、直接メモリアクセス
    手段を利用して前記第１のバスと前記第２のバスの間で
    データを転送するためのステップと、 （ｂ）前記第１のバスと第２のバスの間で前記アクセス
    手段を介してデータを転送する場合に、前記チャネル手
    段を介して、前記第１の組のデバイスの性能を前記第２
    の組のデバイスの比較的より低い性能から隔離するステ
    ップと、 （ｃ）前記バスに連結される、少なくとも１個のアドレ
    スマッピングされた入力／出力ポート手段を含む、入力
    ／出力制御器手段を利用して前記第１のバスと前記第２
    のバスの間でデータを転送するステップと、 （ｄ）前記制御器手段を介して前記第１のバスと前記第
    ２のバスの間でデータを転送する場合に、前記ポート手
    段を介して、前記第１の組のデバイスの性能を前記第２
    の組のデバイスの比較的より低い性能から隔離するステ
    ップとを含む、方法。
  53. （５３）可変幅データ転送を適用させるように、前記第
    ２のバスから前記第１のバスへ転送されるデータをパッ
    キングするステップをさらに含む、請求項５２に記載の
    方法。
  54. （５４）可変幅データ転送を適用させるように、前記第
    １のバスから前記第２のバスへ転送されるデータを送り
    込むステップをさらに含む、請求項５３に記載の方法。
  55. （５５）前記第２のバスへ転送されるデータ信号ととも
    に、前記アクセス手段と前記制御器手段により前記第２
    のバスへ転送されるアドレス信号を多重化するステップ
    をさらに含む、請求項５２に記載の方法。
  56. （５６）前記ポート手段と前記チャネル手段へのアクセ
    スに優先順位をつけるステップをさらに含む、請求項５
    ２に記載の方法。
  57. （５７）複数個のポート手段が存在するときはいつでも
    、前記ポート手段へのアクセスに優先順位をつけるステ
    ップをさらに含む、請求項５６に記載の方法。
  58. （５８）複数個のチャネル手段が存在するときはいつで
    も、前記チャネル手段へのアクセスに優先順位をつける
    ステップをさらに含む、請求項５６に記載の方法。
  59. （５９）データ転送とアドレス転送の両方に対しパリテ
    ィをチェックするステップをさらに含む、請求項５２に
    記載の方法。
  60. （６０）前記制御器手段と前記チャネル手段とを制御す
    るために使用される複数個の組のレジスタを初期設定す
    るステップをさらに含む、請求項５２に記載の方法。
  61. （６１）前記アクセス手段を介して転送する場合の前記
    隔離するステップが、前記ＣＰＵにより前記アクセス手
    段の動作をプログラム実行から結合解除するステップを
    さらに含む、請求項５２に記載の方法。
  62. （６２）前記アクセス手段を介する前記隔離する方法が
    、ＣＰＵ動作とは無関係にデータ転送アドレスを決定す
    るように前記アクセス手段をプログラミングするステッ
    プをさらに含む、請求項５２に記載の方法。
  63. （６３）前記アクセス手段を介する前記転送するステッ
    プがシーケンシャルでなく実施される、請求項５２に記
    載の方法。
  64. （６４）前記チャネル手段を介する前記隔離するステッ
    プが、プログラミングされたレジスタ手段の制御のもと
    で、巻第２のバスと前記第２のバスの間で転送されるデ
    ータをキュー手段へバッファするステップをさらに含む
    、請求項５４に記載の方法。
  65. （６５）前記チャネル手段を介する前記隔離するステッ
    プが、前記キュー手段においてバッファするために、前
    記アクセス手段を介して前記第２のバスから転送される
    パッキングされた語長データを有する前記第１のバスか
    ら前記アクセス手段に入力される語長データを多重化す
    るステップをさらに含む、請求項６４に記載の方法。
  66. （６６）前記キュー手段においてバッファされるデータ
    が、前記第１のバスと前記キュー手段の間でのデータ転
    送と関連する待ち時間を回避するように前記ＣＰＵによ
    り直接的に操作され得る、請求項６４に記載の方法。
  67. （６７）前記チャネル手段を介する前記隔離するステッ
    プが、前記第１のバスと前記ステップ２のバスの間で転
    送速度を制御するステップをさらに含む、請求項５２に
    記載の方法。
  68. （６８）バスの大きさ決めを実施するステップをさらに
    含む、請求項５２に記載の方法。
  69. （６９）前記ポート手段を介する前記隔離するステップ
    が、ポート手段動作を前記第１のバスに取付けられる前
    記デバイスの組の動作とオーバラップさせるステップを
    さらに含む、請求項５２に記載の方法。
  70. （７０）前記チャネル手段を介する前記隔離するステッ
    プが、チャネル手段動作を前記第１のバスに取付けられ
    る前記デバイスの組の動作オーバラップさせるステップ
    をさらに含む、請求項５２に記載の方法。
  71. （７１）前記ポート手段を介する前記隔離するステップ
    が、前記ＣＰＵにより前記制御器手段内の前記ポート手
    段の動作をプログラム実行から結合解除するステップを
    さらに含む、請求項５２に記載の方法。
  72. （７２）前記結合解除が、先読み動作および後書き動作
    の実現によりオーバラップされた入力／出力を実施する
    ことを介して達成される、請求項７２に記載の方法。
  73. （７３）前記ポート手段に入力される第１のバスアドレ
    スが予め選択されたポート手段アドレス空間内にあるか
    どうかを決定するステップをさらに含む、請求項５２に
    記載の方法。
  74. （７４）ポートが前記第１のバスにより されているときはいつでも、ポートに入力される第１の
    バスアドレスをポートから出力される第２のバスアドレ
    スに変換するステップをさらに含む、請求項７３に記載
    の方法。
  75. （７５）前記変換するステップが、前記第１のバスアド
    レスから予め選択された数の上位ビットをマスキングア
    ウトしかつ前記ビットを第２のバスアドレスの同数の上
    位ビットと置換することにより実施される、請求項７４
    に記載のデータ転送制御器。
  76. （７６）前記結合解除するステップが、前記ポート手段
    により前記第２のバスへおよびそこから転送されるデー
    タをバッファするステップをさらに含む、請求項７２に
    記載の方法。
  77. （７７）前記オーバラップされた入力／出力を実施する
    ステップが、 （ａ）所与のポート手段が直接読出／書込動作の代わり
    に先読み／後書き動作を実施することを可能にされるか
    どうかを決定するステップと、（ｂ）前記第２のバスに
    よるアクセスが進行中であり得るとしても、先読み／後
    書き動作が可能化されるときはいつでも前記第１のバス
    によるアクセスに即座に応答するステップとをさらに含
    む、請求項７６に記載の方法。
  78. （７８）前記応答するステップが、 （ａ）前記第１のバスアクセスのアドレスをラッチする
    ステップと、 （ｂ）前記アクセスが読出であるかどうかを決定するス
    テップと、 （ｃ）前記第２のバス上のいずれのアクセスとも無関係
    に、前記アクセスが読出であることが決定されるときは
    いつでも、前記読出を実施するステップとをさらに含む
    、請求項７７に記載のデータ転送制御器。
  79. （７９）前記第２のバス上のいずれのアクセスとも無関
    係に、前記アクセスが読出でないことが決定されるとき
    はいつでも、読出を実施するステップをさらに含む、請
    求項７８に記載の方法。
  80. （８０）前記読出を実施する前記ステップが、（ａ）所
    与のポート手段が第１のバス読出によりアクセスされる
    ときはいつでも、前記ポート手段にストアされたパッキ
    ングされたデータを前記第１のバスに転送するステップ
    と、 （ｂ）第１のバスアクセスの変換されていない入力アド
    レスをバッファするステップと、（ｃ）前記入力アドレ
    スを対応する第２のバスアドレスに変換するステップと
    、 （ｄ）前記変換されたアドレスを用いて前記第２のバス
    からデータを読出ステップと、 （ｅ）前記第２のバスから読出されたデータを前記ポー
    ト手段にストアするステップとをさらに含む、請求項７
    ９に記載の方法。
  81. （８１）所与のポートが先読み／後書き動作を実施する
    間は、前記第１のバスを介する前記ポートへのその後の
    アクセスを抑制するステップをさらに含む、請求項８０
    に記載の方法。
  82. （８２）前記書込を実施する前記ステップが、（ａ）前
    記ポート手段が第１のバス書込によりアクセスされると
    きはいつでも、前記第１のバスから前記第２のバスへ前
    記ポート手段を介して転送されるデータを前記ポート手
    段にストアするステップと、 （ｂ）第１のバスアクセスの変換されていない入力アド
    レスをバッファするステップと、（ｃ）前記入力アドレ
    スを対応する第２のバスアドレスに変換するステップと
    、 （ｄ）前記変換されたアドレスと前記ポート手段にスト
    アされたデータを用いて前記バス書込を実施するステッ
    プとをさらに含む、請求項７９に記載のデータ転送制御
    器。
  83. （８３）パッキングおよび送り込み回路網手段を介して
    前記ポート手段から前記第２のバスへデータを送り込む
    ステップをさらに含む、請求項８２に記載の方法。
  84. （８４）所与のポートが先読み／後書き動作を実施する
    間は、前記第１のバスを介する前記ポートへのその後の
    アクセスを抑制するステップをさらに含む、請求項８３
    に記載の方法。
  85. （８５）前記先読み動作および後書き動作を別に実施す
    るステップをさらに含み、前記ポート手段の第１のもの
    が前記先読み機能を実施するために利用される一方で、
    前記ポート手段の第２のものが後書き機能を並列に実施
    するために利用される、請求項７２に記載の方法。
  86. （８６）（ａ）前記第２のバスからの転送 の際にデータをパッキングするステップをさらに含み、
    前記パッキングするステップが、前記第２のバス上の多
    数のバイトおよびハーフワード転送を前記第１のバス上
    のより少数のハーフワードおよびワード転送に変換する
    ステップをさらに含み、さらに （ｂ）前記第１のバスへのパッキングされたデータの全
    ワード転送を容易にするために、パッキングされたデー
    タをバッファするステップをさらに含む、請求項５２に
    記載の方法。
  87. （８７）前記第１のバスから前記第２のバスへの変換の
    際にデータを送り込むステップをさらに含み、前記送り
    込むステップが、前記第１のバス上の多数のワードおよ
    びハーフワード転送を前記転送を前記第２のバス上のよ
    り多数のハーフワードおよびバイト転送に変換するステ
    ップをさらに含む、請求項５２に記載の方法。
  88. （８８）前記変換するステップが、 （ａ）送り込まれるデータをバッファするステップと、 （ｂ）前記第２のバスへの転送のために、１度に１個、
    バッファされたデータのハーフワードおよびバイトを抽
    出するステップとをさらに含む、請求項８７に記載の方
    法。
  89. （８９）両方のバス上のアクセス間の同時実行で、前記
    第１のバス上のアクセスの待ち時間および帯域幅を前記
    第２のバス上のアクセスの待ち時間および帯域幅から結
    合解除するステップをさらに含む、請求項５２に記載の
    方法。
JP63316046A 1987-12-15 1988-12-14 データを転送するための方法およびそのためのデータ転送制御器 Pending JPH01205366A (ja)

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