JPS6275867A

JPS6275867A - デ−タ転送制御方式

Info

Publication number: JPS6275867A
Application number: JP21656185A
Authority: JP
Inventors: Tokumitsu Nakamura; 中村　徳光
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-04-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、入出力制御装置などの各種制御装置を相互
接続する共通・々スのデータ転送幅を切り喚えてデータ
転送を行うデータ転送制御方式に関する。

〔発明の技術的背景とその問題点〕

近年の情報処理システムでは、入出力制御装置などの各
種制御装置（メインメモリも含む）を相互接続する共通
バスとして、２・９イト、或ば４・ぐイトといったデー
タ幅の広いものを適用することで、データ転送速度の向
上全図るよってしている。この種のシステムでモ、共通
バスに接続される制御装置のデータ処理幅は、コスト等
の問題で１バイトである場合が多い。これは、例えば１
バイト単位での処理を基本とし、処理速度の向上のため
に共通バスのバス諦が広げられたシステムにおいて顕著
である。

σて、コノ種の情報処叩システムにおいて、例えば人出
力？ｌ＋ｌＩ　腕装置とメインメモリとの間で４バイト
のデータ幅を有する共通バスを介してデータ転送を行う
場合は、その転送アドレスと転送レングスとによって４
バイト（１語長）、２・ぐイト（半語長）又は１バイト
（バイト長）の転送幅に切り莫えて転送する必要がある
ことが知られている。従来は、この糧の転送’ＡＱ切り
換えは、利＠装置の中心含酸すＣＰＵが転送アドレスと
転送レングスと全毎回チェックすることにより行われて
おり、ＣＰＵ１１２）資担が増加し、共通バスのデータ
幅が広がった割には処ｔ（■速度の向上が図れない問題
があった。またＤＭＡ装ｆとを有する制御装置では、Ｄ
ＭＡによる転送が１バイト転送に限られてし甘うため、
やはりデータ幅が広がった割には処理速度の向上が図れ
なかった。また、転送アドレスと転送レングスにょる転
送幅切り換えだけでは、柔軟性のある転送幅切り換えが
行えず、効率のよいデータ転送全行うことが困難であっ
た。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでその目的は
、共通バスに接続はれる制ａ］装着の中心を成すＣＰＵ
から独立に、且つ柔軟性のある転送幅切り換えが行え、
もって効尤のよいデータ転送カニ行えるデータ転送制御
方式全提供することにある。

〔発明の概要〕

この発明では、半語長又は１語長のデータ幅の共通バス
に接続される制御装Ｐ内のバスアダプタに、転送アドレ
スを指定するアドレスカウンタと、転送レングスを指定
するレングスカウンタと、入出力転送データを一時格納
するデータバッファと、このデータノぐソファのアドレ
スを管理し同バッファのデータ入力状態又は空き状態？
示すバッファ状、り信号群全生成するバッファ制御回路
と、データ転送指示制御回路とが設けられろ。アドレス
カウンタは１回のデータ転送毎に転送バイト数分カウン
トアッデシテ次の転送アドレスを示し、レングスカウン
タは１回のデータ転送Ｉｎ　ＶＣ６送バイト数分カウン
トダウンして張りのモ送しングス金示す。データ転送指
示朋１個回り各は、アドレスカウンタの示す転送アドレ
ス、レングスカウンタの示す転送レングス及び共通・々
スのデータ幅を示すバス憤指定信号に応じ、共通バス全
用いたデー４転送における転送１品全決定し、その決定
結果及びバッファ制御回路から出力される状態信号群に
応じて１、語長、半語長及びバイト長のいずれか１つの
転送幅による共通バスｒ用いたデータ転送を指示する。

この結果、共通バスの転送幅切す換えによるデータ転送
が行われる。

〔発明の実施例〕

ａ・・・構成説明第１図（ａ）は計算機装置（情報処理システム）内の共
通バス（ここでは外部バス１ｏ）に接続される制御装置
２０のブロック構成を示す。制御装置２０ば１例えば入
出力制御装置、メインメモリ等である。制御装置２０は
、マイクロＣＰＵ　２１、メモリ２２、ＤＭＡ装置２３
、ｒ１０ポート２４等により構成され、バスアダプタ２
５を介して外部バス１，０に接続される。制御装置２０
は、外部の他の制御装置と外部バス１０を介してデータ
転送を行う。なお、　ＣＰＵ　２１、メモリ２２．Ｄ！
ＪＩＡ装置２３、ｒ１０ポート２４及びバスアダプタ２
５は、内部バス２６により相互接続されている。

第１図（ｂｌは第１１図（ａ）に示すバスアダプタ２５
の要部ブロック構成を示すもので、２０１は外部バス１
０とのデータ転送長（レングス）全転送長−１で保持し
、データ転送ごとに４バイト転送では−４，２バイト転
送では−２，１バイト転送では−１とするレングスカウ
ンタ（Ｌ−ＣＮＴＲ）である。

２０２は外部バス１０に出力するためのアドレスを保持
し、外部バス１０とのデータ転送サイクル時外部バス１
０に出力され、その転送ご１・９イト転送では＋１７す
るアドレスカウンタ（ＡＤＤ−ＣＮＴＲ）である。

２０３はレングスカウンタ２０ノの下位２ビツトを除く
上位ビットが全てゼロであることを検出するゼロ検出回
路（ＺＤ）である。

２０４はデータ転送指示制御回路（ＴＲＡＮＳ　−ＣＮ
ＴＩ　）である。データ転送指示制御回路２θ４は、レ
ングスカウンタ２０ノの下位２ビツト、アドレスカウン
タ２０２の下位２ビツト、ゼロ検出回路２０３のゼロ検
出信号及び後述するデータバッファ２０Ｂの状態を示す
（バッファ制御回路２０９からの）信号を入力して外部
バス１０に何パ４ト幅でデータ転送をするかを判断し、
外部バス制御回路２０６に指示するのに必要な回路構成
を有している。

２０５はデータ転送指示制御回路２０４とほぼ同様の機
能を持ち、内部バス２６（に接続されるＣＰＵ　２１　
、　ＤＭＡ装置２３等）に２バイト又は１バイトの転送
指示をするデータ転送指示制御回路（ＴＲＡＮＳ−ＣＮ
Ｔ　２　）である。

２０６はデータ転送指示制御回路２０４からの転送指示
に従い、外部バス１０に接続されている他の制御装置と
の間でバス争奪を行い外部バス１０とのデータ転送を実
行させるための外部ノ９ス制御回路（ＢＵＳ−ＣＮＴ　
）である。

２０７はデータ転送時に内部バス２６から外部−ぐス１
０又は外部バス１０から内部バス２６への転送に応じ、
データバッファ２０８への入力データを切り換えるため
のマルチプレクサ（ｒ想Ｘ）である。

２０１１はデータ転送時に転送データを一時蓄えるＲＡ
Ｍ構成のデータバッファ（ＤＡＴＡ−ＢＦ　）である。

２０９はバッファ制御回路（ＢＦ−ＣＮＴ）である◎パ
ックァ制御回路２０９は、データバッファ２０８のライ
トアドレスカウンタ、リードアドレスカウンタ及び同バ
ッファ２０８の状態を１・々イトずつ管理する・９ソフ
アフラグ（いずれも図示せず）を内蔵している。

２１０は内部バス２６中のデータバス（ＤＡＴＡ−ＲＵ
Ｓ　）のドライバ／レンーノシである。

２１１は外部バスアクセス時にアドレスカウンタ２０２
の内容を外部バス１０中のアドレスバス（ＡＤＤ−ＢＵ
Ｓ　）へ出力するためのドライノ々である。

２１２は外部バス１０中のデータバス（ＤＡＴＡ−ＢＵ
Ｓ）　＋７）　）”　フィバ／レンーパである。

第２図は第１図（ｂ）のデータ転送指示９１制御回烙（
ＴＲＡＮＳ−ＣＮＴ　１　）　２０４の開成を示す。

同図において、３０１〜３０４＋ｒｉインノマータ、３
０５〜３１１は２人力ＮＡＮＤゲート、３１２は２人力
ＡＮＤデートである。３１３は２人力ＯＲタート、３１
４〜３２０は２人力ＮＯＲｒ　−ト、３２１は３人力Ｎ
ＯＲｒ　−トである。３２２〜３２３１６．２人力ＡＮ
Ｄ　２人力ＮＯＲダート、３２４はフリッゾフロノデ（
ＦＩｉ’　）である。

ｂ・・・動作説明ｂｌ・・・動作概要制御装ｆｒｆｚｏが計算機装置内共通バス（外部バスノ
０）に接続されている他の制御装置、例えばメインメモ
リとデータ転送音する際の動作の概要全説明する。

まずｊｉｌｉ御装装２０のＣＰＵ　２１ば、ノぐスアダ
プタ２５のアドレスカウンタ２０２にメインメモリの転
送開始アドレスカウンタすると共に、し二／ゲスカウン
タ２０１に転送レングス（ここでは、実際の転送シー１
）”ｉｌ−セーフ卜し、転送モード（！！−ド／ライト
）全指定する。

もし、転送モードかり−ｒならば、・ぐ・ソファ、ｌ１
ｌｌ　例回路２θ９シよデータ・マッファ２０＆が空い
ていること全データ転送指示′Ｍｊ御回路２０４に印ら
せろ。

こＪしによりデータ転送指示制御回路２０４は、アドレ
スカウンタ２０２の下位２ビツト、レングスカウンタ２
０ノの下位２ビツト、及び（レングスカラ／り２０１の
下位２ビツト以外の上位ビットがセ゛口であるかを示す
）−＋！！口検量検出回路２０３の信号により外部ノ々
ス制御回路２０６Ｇて４バイト、２・９イト又＆’：１
１−９イトの転送指示信号でｒ送る。

外部バス制御回路２０６はデータ転送指示制御回路２０
４から転送指示信号を受は取ると外部バスＩθのバス争
ｌｋ行う。そして外部バス制御回路２θ６？′ｉ、外部
バス１０を争奪すると、外部・マス１０にドライバ２１
ノを介してアドレスカウンタ２θ２の内容（メインメモ
リのアドレス）全出力する。同時に外部バス制御回路２
０６け、前記転送指示信号に従って、４バイトリード、
２・９イ　トリード又は１・ぐイトリードの制御コード
（又はｊｉｉｌｌ仰信号）及びその曲転送に必要な制＠
信号を外部バスｚｏＶｃ出力しメインメモリのアクセス
を開始する。

メインメモリは外部バス１０よりアクセス（メモリリー
ド）されるとｎ？前記−ｆｆｉｌ制御コードに従い４バ
イト、２バイト又け１・ぐイトのリードデータを外部・
々ス１０中のｒ−タ・々スヘ出力し応答信号を返す。

これにより、外部バス１０中のデータバス上の前記リー
ドデータは、バスアダデタ２５内のレンーパ２１２及び
マルチプレクサ２０７を介（−データ・ぐソファ２　ｏ
　８　ヘ供給すｎ、ｚｚツ７７制御回路２０９内のライ
トアドレスカウンタ（図示せず）で示されるバッファア
ドレスより１送指示さ′ｒしたバイト数分、メインメモ
リからの応答信号により作られたクロック信号により。

データ・９ノフ７２０Ｂにライトされろ。

又、この時アドレスカウンタ２０２及びバッファ制御□
□回路２０９内のライトアドレスカウンタは、メインメ
モリからの応答信号により作られたクロック信号により
、前記転送指示されたバイトｇ分インクリメントｉｄ（
＋４．＋２又は＋ｌ）ｇれ、レングスカウンタ２０ノは
デクリメント（−４，−２又は−１）される。

バス１ｆｉｌｌ　ａＴＪ　回路２０６はメインメモリか
らの応答信号により１回のメインメモリアクセス全終了
させろ。

史にバッファ制砒回路２０９は、データバッファ２０８
に空きが有った場合、或は制御装置２０内ＣＰＵ　２　
Ｚ又はＤＭＡ装置２３によりデータバッファ２０Ｂから
データ転送（リード）が行われて同バッファ２０８に空
きが生じた場合、その旨をデータ転送指示制御回路２０
４に知らせる。データ転送指示制御回路２０４ば、前記
二見明のように外部バス制御回路２０６に、転送長がな
くなるまで転送指示を行う。

次にノ９ツファ制御回路２０９は、データバッファ２０
８の入力状態をデータ転送指示制御回路２０５に知らせ
る。データ転送指示制御回路２０５は、制御装置２０内
のＣｐＵ　２１又はＤＭＡ装置２３にウェイト信号（デ
ータバッファ２０８にデータが入力されていない場合）
又はレディ信号（データバッファ２０８にデータが入力
されている場合）を出力する。ＣＰＵ　２１又はＤＭＡ
装置２３ｔｄ、これらの信号によりデータ転送可ならば
、バッファ制御回路２０９内のリードアドレスカウンタ
で示されるデータバッファ２０８よりデータをリードし
、同リードアドレスカウンタを＋１する。又この時、制
御装置２０の内部バス２６が２バイト幅で２バイト転送
をする場合は、リードアドレスカウンタは＋２される。

なお、２バイト転送の場合で、データ転送長が奇数バイ
トの場合は、最後に１バイト転送をする必要がある。こ
の場合データ転送指示制御回路２０５は、レングスカウ
ンタ２０１の下位２ビツトと、その上位がゼロであるこ
と？示すゼロ検出回路２０３からの信号と、データバッ
ファ２０Ｂの入力状態を示すノＺソファ制御回路２θ９
からの信号とにより、ＣＰＵ　２１又はＤＭＡ装置２３
に２バイト又は１バイト転送指示を行なう。

一方、前記転送モードがライトの場合は、バッファ制御
回路２０９／ｄデータバツフア２０８の空きの有無をデ
ータ転送指示制御回路２０５に知らせろ。これによりデ
ータ転送指示制御回路２０５は、制御装置２０内のＣＰ
Ｕ　２１又はＤＭＡ装置２３にウェイト信号（データバ
ッファ２０８が空いていない場合）又はレディ信号（デ
ータバッファ２０８が空いている場合）を出力する６　
ＣＰＵ　２１又はＤＭＡ装置２３Ｖｉ、７’−夕転送可
ならば、バッファ制御回路２０９のライトアドレスカウ
ンタで示さｊ、ろデータバッファ２０８にデータをライ
トし、１司ライトアドレスカウンタを＋１（２バイト転
送の場合は＋２）し、データバッファ２０８て空きがな
くなるまで又は空きが１生ずるごとに、？−タ転送長分
だけデータ転送をくり返す。

さて、データ転送指示制御回路２０４ケよ、ｒ−タ・９
ノファｚｏｓｒｒｃｒ−夕が入力す、ｔｔ、　７．、　
ト、その入力状聾仝示すバッファ制御回路２０９からの
信号と、アドレスカウンタ２０２の下位２ビツトと、レ
ングスカウンタ２０１の下位２ビツトと、ゼロ検出回路
２θ３からのゼロ検出信号と罠より、外部バス制御回路
２０６に４バイト、２バイト又は１バイトの転送指示信
号？送る。

これにより外部バス制御回路２θ６は夕（、部・々ス争
奪を行い、ドライバ２１）を介してメインメモリアドレ
スを、ドライ・’２１２を介してデータバッファ２０８
からのライトデータを、４バイト、２ノ１９イト又は１
バイトのライト卵ノ匈コード（又はｆ３１Ｊ御信号）及
びその他転送に必要な制御信号を外部バス１０に出力し
、メインメモリのアクセスを開始する。

メインメモリは、外部バス１０を介したアクセス（メモ
リライト）が行われると、前記制御コードに従い４バイ
ト、２バイト又は１バイトの２４８２行い応答信号を返
す。

制御装置２０は、メインメモリからの応答信号により生
成されるクロックにより、アドレスカウンタ２０２及び
バッファ制御回路２０９内のリードアドレスカウンタ全
＋４．＋２又は＋１し、レングスカウンタ２０１を−４
，〜２又は−１し、１回のメモリアクセスを終了させる
。そして制御装置２θば、上記の転送全データ転送長分
くり返す。

ｂ２・・・データ転送幅の切り換え４バイト幅のバスに接続されるメインメモリは、通常は
１回のアクセスが４バイト区切りのアドレスで行なわれ
るようになっており、４バイト区切り内のアドレスをア
クセスする場合は２バイト又は１バイトの指示によって
アクセスされるものとする。

例えば、制御袋９２０がメインメモリの’１０１”番地
より１８−ぐイトデータ転送にする場合１丁記第１表の
ように、↓・々イト、２・ぐイト又は１バイトのアクセ
スを切り換えてＣテう必要がある。

又、転送アドレスの下位２ビツト及び転送レングスと転
送・幅の関係全表にまとめろと下記第２表のようになる
。

第２表ｂ３・・・データ転送指示制御回路２０４の動作第２図
を使ってデータ転送指示制御回路２０４の動作を説明す
る。

まず、第２図のデータ転送指示制御回路２０４に入出力
される信号について説明する。

１）面信号は制＠装置２０が接続される外部バス１０が
４バイト幅であることを示す信号であり、この信号がな
いときは２バイト幅のバスであることを示す。

２）厭宵と…面信号はアドレスカウンタ２０２の下位２
ビツトの信号である。

３）　　ＲＬＯＩとＲＬＯＯ信号はレングスカウンタ２
０１の下位２ビツトの信号である。

４）百口信号はレングスカウンタ２０１の下位２ビット
全除く上位ビットが全てゼロの場合にゼロ検出回路２０
３から出力されろイｙ号である。

５）面舗信号は外部バス１０からの応答信号により作ら
れたクロック信号である。

６）　　ＲＥＳＩＣＴ１３号は転送モード（リード／ラ
イト）指定時か又は全ての転送終了時のいずれかの時に
出力されろフリッゾフロノデ３２４のリセット信号であ
る。

７）　　４ＲＲＤＹ　、　２ＢＲＤＹ及びＩＢＲＤＹ信
号はバッファ制御回路２０９からの信号で、転送モード
がリードモードの場合はデータノぐツファ２０ｇの空き
状態を示す信号となり、４ＢＲＤＹ信号は４バイト以上
、２ＢＲＤＹ信号は２バイト以上、Ｉ　Ｂ　ＲＤＹ信号
は１バイト以上バッファ２０Ｂに空きがあることを示す
。これに対して転送モードがライトモードの場合は、上
記各信号はバッファ２０Ｂへのデータの入力状Ｌｌｌ示
すは号となり、４ＢＲＤＹ信号は４・々イト以上、２Ｂ
ＲＤＹ信号は２・々イト以上、’ＩＢＲＤＹ信号は１バ
イト以上のデータが入力さｆ＋−ていることを示す。

８）　　ＷＲＥＮＤ信号汀、転送モードがライトモード
の場合において、レングスカウンタ２０１にセットされ
たデータ転送長が終了する以前【データ転送を中断又は
終了させたい場合（例えば阻ｊ個装＠２０内で転送デー
タにＣＲＣエラー等が発生した場合等）に、ＣＰＵ　２
１かラノ強制転送終了の指示により発生する１ｇ号であ
る。

９）　　４ＢＳＴＡＴ　、　２［３ＳＴＡＴ及びＩＢＳ
ＴＡＴ信号は外部バス制御回路２０６へのデータ転送指
示信号であり、４ＢＳＴＡＴは４バイトの、２ＢＳＴＡ
Ｔは２バイトの：　ＩＢＳＴＡＴは１バイトの転送幅で
データ転送を行わせるための指示信号である。

次に、制御装置２０が第１表に示すようにメインメモリ
の６１０１”番地より１８・、？イトデータ転送をする
場合を例にとって第２図の動作を説明する。

壕ず、あらかじめアドレスカウンタ２０２に′１０１Ｈ
″（添字のＨば１６進表現を示す）のデータが、レング
スカウンタ２０１に１１）Ｉ＃（１０進で１８−１）の
データがセットされ、転送モード（リード／ライト）が
指定されているものとし、４バイト幅のバス（外部バス
１０）によりデータ転送を行うものとする。この状態で
は、レングスカウンタ２０１の下位２ピツトを除く上位
ビットはオールゼロとはならないので、ゼロ検出回路２
０３からのｍ信号は″′Ｈ＃レベルである。４ＢＬＺ信
号はＮ０Ｒｆ−ト３１５の一方の入力に供給され、その
出力は′Ｌ”レベルとなる。ＮＯＲダート３１５の＠Ｉ
Ｌ＃レベル出力けＮＡＮＤｆ　−ト３０６　、３０７　
＋７）−４４７）入カニツレぞｉ　ｌａ　：＊され、そ
の両方の出力は６Ｈ”レベルとなる。ＮＡＮＤｒ−ト３
０６　、　、？　０７ノ″ｌ（”レベル出力はＮＡＨＤ
ダート３０８，３０９の一方の入力にそれぞれ供給てれ
る。

今、■信号は、外部バス１０の・々ス幅が４バイトであ
るので、１Ｌ”レベル信号として０１１’　−ト３１３
の一方の人力に供給されている。

アドレスカウンタ２０２の値は６１０１”であるためそ
のビット″′０１′″の信号であるＲＡＯＩ信号はＨ”
レベルであり、ビット”ｏｏ”の信号である…面信号は
１Ｌ”レベルである。

π頂ｎ−の“Ｈ”レベル信号は０Ｒｒ−ト３１３の他方
に入力され、その出力は′Ｈ”レベルとなる。　０Ｒ）
１′’−ト３１　Ｊの′°Ｈ＃レベル出力はＮＡＮＤｒ
　−）　３０　Ｂの他方に入力されろ。これによりＮＡ
ＮＤダート：ｉｏｇの両方の入力はＨ”レベルとなり、
その出力は“Ｌ＃レベルとなる。

型面の６Ｌ”レベル信号ばＮＡＮＤ　ｌ’　−ト３ｏ９
の他方に入力され、その出力は″′ＩＩ＃レベルてなる
。

ＮＡＮＤゲート３０８のＩＬ”レベル信号はＡＮＤゲー
ト３１２の一方に入力され、その出力ば’Ｌ”レベルと
なる。ＡＮＤダート３１２のＱ　Ｌ”レベル信号は２人
力ＡＮＤ　２人力ＮＯＲゲート３２２の一方のＡＮＤ　
ｅ−トの一方の入力に供給され、同ＡＮＤダートからの
有効な２ＢＳＴＡＴ信号の出力を禁止する。

ＮＡＮＤｆ　−）　３０９の”Ｈ”レベル信号はインノ
々−タ３０３に供給され、その出力は″Ｌ”レベルとな
る。

インバータ３０３の＠ＬＨレベル信号はＮＡＮＤゲート
３１０の一方に供給され、その出力を“Ｈ＃レベルにす
る。ＮＡＮＤゲート３１０の＠ＩＩ”レベル出力はイン
バータ３０４に供給されその出力を”Ｌ”レベルニスる
。イン／Ｊ−夕３０４の１Ｌ”レベル出力はＮＡＮＤダ
ート３１１の一方の入力に供給され、そのＮＡＮＤゲー
ト３１１からの有効々４ＢＳＴＡＴ信号の出力を禁止す
る。ＮＡＮＤゲート３０９の”　Ｈ”レベル信号は２人
力ＡＮＤ・２人力ＮＯＲゲート３２３の一方のＡＮＤダ
ートにも供給されている。

一方、　ＷＲＥＮＤ信号はデータ転送を強制終了させる
ための信号で、通常′″Ｈ”レベルになっている。ＷＲ
Ｉｉｌ：ＮＤの＠Ｈ”レベル信号はＮＯＲダート３２１
．３２０の一方の入力に供給され、それぞれの出力を′
Ｌ”レベルにする。

Ｎ０ＲＩ”−ト３２１．３２０（Ｄ”Ｌ”レベル信号は
、２人力ＡＮＤ　２人力Ｎ０Ｒｆ　−）　３２２　。

３２３の他方のＡＮＤ）ｆ＊−トの一方にそれぞ力、供
給され、同ｒ−）からの２ＢＳＴＡＴ信号及び］、ＢＳ
ＴＡＴ信号の出力を禁止する。

又、フリップフロップ３２４は前記条件で出力されるＲ
ＥＳＥＴ信号によりリセットされているものとすると、
そのＱ出力信号は′Ｌ”レベルとなっている。フリップ
フロップ３２４のＬ”レベルのＱ出力信号はＮＯＲｒ−
ト３１７〜３１９の一方の入力にそれぞれ供給されてい
る。

次に、データバッファ２０８の状態を示す信号のうち、
ＩＢＲＤＹ信号が＠Ｌ”レベルでバッファ制御回路２０
９から出力され、ＮＯＲダート３ノ９の他方の入力に供
給されると、その両方の入力が″Ｌ＃レベルとなるため
、その出力はＨ”レベルとなる。ＮＯＲダート３１９０
″Ｈ＃レベル出力はｒ−ト３２３の一方のＡＮＤｆ−ト
の他方に入力されると、その両方の入力が”Ｈルベルと
なるため、ダート３２３のＮＯＲゲート全通しその出力
であるＩＢＳＴＡＴ信号が出力される。

こｔＬにより外部バス制御回路２０６に１ノ々イト幅の
データ転送が指示される。

１バイト転送が指示さ７″Ｌろと、外部バス制御回路２
０６！ｆｉ外部バス１０のバス争奪を行い、データバッ
ファ２０８とメインメモリとの間で１バイトのデータ転
送を行い、メインメモリからＶ応答信号により１回目の
データ転送ｆｔ終了する。このとき、上記応答信号に応
じて作られたクロック信号により、アドレスカウンタ２
０２１ｄ＋１．レングスカウンタ２σ１ｌｒｉ−１，ノ
ｉツファ制御回路２０９内のリードアドレスカウンタ又
はライトアドレスカウンタは＋１される。

（以降リードアドレスカウンタ及びライトアドレスカウ
ンタの説明＆、１第２図の説明上直接必要ないので省略
する）上記の動作により、次の転送アドレスは″１０２□″　
番地になり、転送レングスは、０．ｔｙとなる。このと
き４ＢＬＺ信号゛まだ″′Ｈ″レベルであり、ＮＡＮＤ
Ａ−）　、９０８　、３０９の一方の入力には％　ＮＯ
Ｒゲート、？　１５及びＮＡＮＤケ”−ト３０６゜３０
７を通（７て”　Ｈ”レベル信号が供給されている。

アドレスカウンタ２θ２　ｕ　”　１０１□′から”１
０２Ｈ”にカウントアツプσれており…訂信号は″Ｌ’
レベルとなり■］倍信号”Ｈ”レベルとなる。

ＯＲダート３１３の一方の入力には４１の１”レベル信
号が供給されており、他方の入力に″Ｌ＃レベルのＲＡ
ＯＩＡ号が供給されると、その出力け′Ｌ”レベルとな
る。ＯＲケ°−ト３１３の”Ｌ”レベル出力はＮＡＮＤ
Ａ−ト３０８の他方の入力に供給され、その出力音″′
Ｈ＃レベルにする。

゛収面の“ＴＴ　’レベル信号は３０９のＮＡＮＤデー
トシこ供給され、その両方の入力が′Ｈ”レベルとなり
、その出ｉ’ｒ”Ｌ＃レベルにする。

ＮＡＮＤｒ　−）　３　ｏ　ｙ　ｔ７）″ＩＬ＃レベル
出力はｒ−ト３２３の一方のＡＮＤ　ｆ−）の−万の入
力に供給され、そのＡＮＤ　１）Ａ−）からのＩＢＳＴ
ＡＴ信号の出力を禁止する。

ＮＡＮＤ　ｆ−ト３０８の＠Ｈ“レベル出力はインバー
タ３０２に入力され、その出力を″Ｌ＃レベルニスル。

インバータ３θ２の＠　（、Ｈレベル信号はＮＡＮＤ）
ｒ′−トＪ　１０の他方の入力に供給され、その出力を
Ｉ（”レベルにする。ＮＡＮＤｒ−ト３１０の”Ｈ”レ
ベル１８号はインバータ３０４に供給され、その出力を
″′Ｌ＃レベルにする。インパーク３θ４の“Ｌ”レベ
ル信号はＮＡＮＤＡ−ト３１１の一方の入力に供給され
、そのＮＡ、ＮＤデート３１１からの４Ｂ８ＴＡＴ信号
の出力全禁止する。

ＡＮＤゲート３１２の一方の入力にはＮＡＮＤＡ−ト３
θ８の■（”レベル出力が供給され、他方の入力洗ばＮ
ＡＮＤＡ−トの３０９“Ｌ”レベル出力がインバータ３
０３ｆ介してＨ”レベルで供給され、その出力は”　）
Ｉ　’レベルとなる。

ＡＮＤｒ−）３１２の’　Ｈ“レベル出力はｒ−ト３２
２の一方のＡＮＤ　＆”　−トの一方の入力に供給さｒ
する。

この状ｆＭ　ｔこおいて、デート３２２．３２３の他方
のＡＮＤダートは前記同様禁止状態になっている。フリ
ツプフロツプ３２４のＱ出力・信号も前記同様”Ｌ”レ
ベルで！ＪＯＲデート３１７〜３１９の一方の入力にそ
れぞれ供給されている。

次に、データバッファ２０８の状■を示す信号のうち２
　Ｂ　ＲＤＹ信号が°ｌ　ＬＪ″レベルでＮＯＲゲート
３１８の他方の入力に供給ゾれると、その出力はＨ”レ
ベルとなる。Ｎｏ　Ｉｔダート３１８のＴ（”レベル信
号はｆ−ト３２２の一方のＡＮＤｒ−トの他方の入力に
供給され、その両方の入力が６Ｈルベルとなり、ゲート
３２２のＮ０Ｒｒ−）を通し２ＢＳＴＡＴ信号をＬ”レ
ベルで出力し、ｌＡ部ババス制御回路２０６２バイト１
唱のデ−タ転送全指示する。

２バイト転送が指示されると、外部バス制御回路２０６
は２バイトのデータ転送を行う。このときメインメモリ
からの応答信号によシ作られたクロック信号によりアド
レスカウンタ２０２を＋２．レングスカウンタ２０１ｆ
−２する。

上記の動作により、次の転送アドレスは“１０４Ｈ’番
地になり、転送レングスは′Ｅ１１＃となる。このとき
１７信号はまだ″′Ｈ＃レベルであり、前記同様ＮＡＮ
Ｄダート３０８．３０９の一方の入力には”Ｈ”レベル
信号が供給されて込る。

一方、アドレスカウンタ２０２の出力信号ＲＡＯＩ　、
　ＲＡＯＯは両方とも＠Ｈ”レベル信号となる。ＲＡＯ
Ｉ信号はＯＲデート３１３全通してＮＡＮＤｒ　−）　
Ｊ　０８の他方の入力に供給され、その両方の入力がＨ
”レベルとなり、その出力を“Ｌ＃レベルにする。ＲＡ
ＯＯ信号はＮＡＮＤ　ｆ　−）３０９の他方の入力に供
給され、その両方の入力が′″Ｈ”レベルとなり、その
出力をＬ”レベルてする。ＮＡＮＤ　ｒ　−）　Ｊ　０
９の１Ｌ”レベル出力ばｒ−ト３２３の一方のＡＮＤ　
ｆ　−トの一方に入力され、その一方のＡＮＤ　ｒ　−
トがらのＩＢＳＴＡＴ信号の出力を禁止する。。

ＮＡＮＤｆ−ト３０８の１１Ｌ“レベル出力はＡＮＤダ
ート３１２の一方の入力に供給され、その出力を″Ｌ＃
レベルにする。ＡＮＤ　）ｌＡ−ト３１２の＠Ｌ”レベ
ル出力はデート３２２の一方のＡＮＤｒ−トの一方の入
力に供給きれ、その一方のＡＮＤ　ｒ　−）からの２Ｂ
ＳＴＡＴ信号の出力を禁止する。

ＮＡＮＤゲート３１０の一方の入力にはＮＡＮＴ）デー
ト３０Ｂの″Ｌ＃レベル出力カインパータ３０２全通し
て”Ｈ″−ｍ−で供給され、他労ン入力にはＮＡＮＤ　
’ｙ”　−ト３　ｏ　ｙの″Ｌ”レベル出力がインバー
タ３０３ｆ通して＠Ｈｎレベルで供給され、その出力を
１Ｌ”レベルにする。ＮＡＮＤｆ−ト３１０の＠Ｌ＃レ
ベル出力はイン／Ｊ−タ３０４を通しＮＡＮＤｒ　−）
　３１１の一方の入力に′″Ｈ“レベル信号を供給する
。

この状態において、’ｙ”−ト３２２．．１２３の他方
のＡＮＤゲートは前記同、様整止状態になっている。フ
リップフロップ３２４のＱ出力信号も前記同様″Ｌ”レ
ベルでＮＯ１’ｌ”　−ト３１７〜３１９の一方の入力
に供給されている。

次にデータバッファ２０Ｂの状態を示す信号のうち４Ｂ
ＲＤＹ信号が＠″Ｌ“レベルで３１７のＮ０ＲＩ”−ト
の他方の入力に供給されると、その出力は″″Ｈ＃Ｈ＃
レベル。ＮＯＲゲート３１７の“Ｈ”レベル信号はＮＡ
ＮＤゲート３１１の、他方の入力に供給され、その両方
の入力は１Ｈ”レベルとなり、　４ＢＳＴＡＴ信号を＠
Ｌ”レベルで出力し、外部バス制御回路２０６に４．Ｚ
イト幅のデータ転送を指示する。

４・々イト転送が指示されると外部バス制御回路２０６
は４バイトのデータ転送を行い、メインメモリからの応
答信号によシ作られたクロック信号により、アドレスカ
ウンタ２０２ｆ＋４、レングスカウンタ２０１ｆ−４す
る。

上記の動作により、次の転送アドレスは′″１０８Ｈ″
１０８Ｈ″番地レングスはｌ　Ａ、ｊとなる。この場合
、次のデータ転送は前記同様４バイト転送となり、次の
転送アドレスは”　Ｉ　ＱＣＨ”番地て、転送レングス
は６Ｈ″にされる。その次のデータ転送も前記同様４バ
イト転送となり、次の転送アドレスは＠　１１０　、＃
番地に、転送レングスけ＠　２　、＃にされる。

転送レングスがｌ２ＩＩ＃になろと、■萌７−信号は。

レングスカウンタ２０１の下位２ビットヲ除く上位ビッ
トが全てゼロになる乏め、′Ｌ”レベルとなる。又、レ
ングスカウンタ２０ノの下位２ピノ）の１０１信号ば’
Ｌ”レベル、冗蔀信号は′Ｈ”レベルとなる。

ＲＬＯＩ信号はＮＡＮＤダート３０５の一方の入力に″
′Ｌ＃レベルで供給され、その出力を″′Ｉ］＃レベル
にする。

ＲＬＯＯ信号はＮＯＲゲート３１４の一方の入力にＩ（
”レベルで供給され、その出力音″Ｌ＃レベルにする。

Ｎ０Ｒｒ−）３１４の′Ｌ”Ｌ／　ヘＡ／出力はＮ０Ｒ
ｆ−’ｐ３１５の一方の入カレこ供給され、その他方の
入力にはπ茄信号がＬ”レベルで供給すれるので、その
出力は１Ｈ”レベルとなる。

ＮＯＲデート３１５の″Ｈ＃レベル出力はＮＡＮＤ’Ｉ
”−ト３０６，３０７の一方の入力にそれぞれ供給され
る。ＮＡＮＤケ゛−ト３０６の他方の入力にはＮＡＮＤ
　ｒ　−ト、？　０５の”　ＴＩ”レベル出力が供給さ
れ、その入力の両方が″′Ｈ″レベルと々るためその出
力は′Ｌ”レベルとなる。ＮＡＮＩＩ−”−ト３θ７の
他方の入力にはＮＡＮＤダート３０５のＨ”レベル出力
がインバータ３０ノ全通してｔｏ　Ｌｎレベルで供給さ
れ、その出力音″Ｈ”し々ルニスル。ＮＡ■ｌ’−ト３
ｏ６の″Ｌ＃レベル出力はＮＡＮＤダート３θ８の一方
の入力に供給され、その出力を１Ｈ”レベルにする。Ｎ
ＡＮＤゲート３０９の一方の入力にはＮＡ冊ｒ−ト３０
７より“Ｈ”レベル信号が供給され、その他方の入力に
は…踊信号が“Ｈ＃レベルで供給される。

こｒｔによりＮＡＮＤ　ｒ−ト３０９の出力ばＬ”レベ
ルとなる。

このようにしてＮＡＮＤ　ｒ　−）　３０　Ｂの出力が
１１（“レベルになり、　ＮＡＮＤゲート３θ９の出力
が”Ｌ”レベルになす、データバッファ２０ｇの状態信
号である２　ＲＲＤＹ信号が供給されると、前記説明の
ように２ＢＳＴＡＴ信号が出力され、２バイト転送が行
われる。

２・々イト転送が終了すると次の転送アト°レスば“１
１２Ｈ＃番地になり、転送レングスはＭＯＨ′になる。

転送レングスがゼロになるとＲＬＯＩ及びＲＬＯＯ信号
は′Ｈ”レベルになる。これにより、ＮＡＮＤダート３
０５の一方の入力にはＲＬＯＩ信号が”■（”レベルで
、他方の入力には−ＲＬＯＯ信号が“Ｉ（”レベルで１
共給されるので、その出力ば″Ｌ”レベルとなる。また
ＮＯＲゲート３１４もＲＬＯＩとＲＬＯＯの″′Ｈ＃レ
ベル信号が供給されるので、その出カバ″Ｌ”レベルに
なる。ＮＯＲゲート３１５（７）一方の入力にはＮＯＲ
ゲート３１４の６Ｌ”レベル出力が供給され、他方の入
力には１Ｈ信号が″Ｌ２レベルで供給されているので、
その出力は”　Ｈ”レベルとなる。ＮＯＲゲート３１５
の１Ｈ”レベル信号はＮＡＮＤ　）ｒ４−ト３０６，３
０７の一方の入力にそれぞれ供給されている。ＮＡＮＤ
デート３０６の他方の入力にはＮＡＮＤ　’ｒデート０
５の″′Ｌ″レベル出力が供給され、その出力を”）Ｉ
’Ｌ’ベルにする。ＮＡＮＩＩ”　−ト３０７　ノ他方
の入力にはＮＡＮＩ）Ｆ”　−ト３０５の＠Ｌルベル出
力がインバータ３０ノを通して″′Ｈ＃レベルで供給さ
れ、その入力の両方が′Ｈ”レベルとなるため、その出
力を′Ｌ”レベルにする。

ＮＡＮＤ　ｒ　−）　３０　Ｂ　＋７）一方の入力ＩＣ
はＮＡＮＤ　ｅ−’ｐ３０６の′Ｈ”レベル出力が供給
され、他方の入力にはＲＡＯＩ信号が（転送アドレス″
１１２Ｈ″のため）”Ｌ”レベルでＯＲダート３１３全
通して供給され、その出力を″Ｈ＃レベルにする。

ＮＡＮＤゲート３θ９の一方の入力にはＮＡＮＤ　ｒ−
ト３０７の”Ｌ”レベル出力が供給されその出力ｉ”Ｈ
”レベルにする。この結果、ＮＡＮＩＩＩ”　−１３０
８、３０９の出力がＨ”レベルになり、データバッファ
２０Ｂの状態信号であるＩ　Ｂ　ＲＤＹ信号が供給され
ろと、前記説明のようにＩＢＳＴＡＴ信号が出力され、
１バイト転送が行われる。

このとき、ＮＯＲデート３１６の一方の入力にｔｒｉ　
ＮＡＮＩＩ’　−）　３ｏ　ｓの′Ｌ”レベル出力が供
給され、他方の入力には４ＢＬＺ信号力１Ｌ”レベルで
供給されており、その出力を”工（”レベルにする。Ｎ
ＯＲＯＲブール３１Ｈ”レベル１ｇ号はフリップフロッ
プ３２４のＤ入力に供給されており、前記１バイト転送
の、；３了時にメインメモリからの応答信号により作ら
れたクロック信号（ＳＳＹＮ）がフリップフロップ３２
４のＣＫ大入力供給されると、このフリップフロップ３
２４がセットされろ。

フリップフロップ３２４がセットされるとＱ出力信号は
“Ｈ”レベルとなろ。この”■（“レベルのＱ出力信号
はＮＯＲりゞ−ト３１７．３１８゜３１９の一方の入力
にそれぞれ供給さね１、データバッファ２０８の状態信
号である４ＢＲＤＹ　。

２ＢＲＤＹ　、　ＩＢＲＤＹの信号の通ｉ、３テ嗅止し
、以後、データ転送指示信号である４１３ＳＴＡＴ　、
　２１３ＳＴＡＴ　。

ＩＢｓＴＡＴ信号の出力を禁止する。なお、フリップフ
ロップ３２４のＱ出力は、別途指定レングスによるデー
タの転送終了信号として使用できる。

次に転送モードがライトモードで指定した転送レングス
以前に転送を強制終了させる場合のデータ転送指示制御
について説明する。

例えば、転送アドレス”　１００Ｈ”番地で４バイト幅
のデータ転送が終了し、転送レングスはまだかなり残っ
ていて、データバッファ２０ｇにすでに３バイトの転送
データがセットされている時、制御装置２０内のＣＰＵ
　２１より強制終了の指示が有った場合、前記３ノ１イ
トのデータは有効データとして転送してしまう必要があ
る。

この場合の動作について説明する。

まず、転送アドレス”１００．’番地で４バイトのデー
タ転送が終了する次の転送アドレスを′１ｏ４”　番地
する。次に、制御装置２０内のＣＰＵ　２１より強制終
了の指示が出されると、ＷＲＥＮＤ信号は以降強制終了
によるデータ転送が完了するまでＭＬ”レベルに設定さ
れる。

転送レングスはかなり残っているので、　４ＢＬＺ信号
は“Ｈ”レベルであり、ＮＯＲゲート３１５全通してＮ
ＡＮＤｆ−）　Ｊ　０６　、　Ｊθ７の一方の入力に′
Ｌ”レベル信号を供給し、それぞれの出力をＨ”レベル
にする。ＮＡＮＤゲート３ｏ６１３０７（Ｄ”Ｈ”レベ
ル出力はＮＡＮＤ　ｆ−ト３０Ｂ　。

３０９の一方の入力にそれぞれ供給されている。

転送アドレスは’１０４Ｈ”台地であり、　ＲＡＵＩと
ＲＡＯＯ信号ｉｔ　”　ｋＴ”レベルである。′Ｈ″レ
ベルの黒面信号はＯＲグー）　３１３ｆｔ通してＮＡＮ
Ｄゲート３０８の他方の入力に供給きれ、′Ｈ”レベル
のＲＡＯＯ信号はＮＡＮＤゲート３ｏ９の他方の入力に
供給される。これにより、ＮＡＮＤゲート３０８．３０
９の両方の入力は＠Ｈ”レベルとなり、そハ、ぞれの出
力はＭＬ”レベルとなる。

ＮＡＮＤゲート３１０の出力性、その入力に、ＮＡＮＤ
ダート’３０８，３０９のＭＬ”レベル出力がインバー
タ３０２．３０３を通じて＠Ｈ”レベル信号として供給
されるため、１Ｌ”レベルとなる。

フリツプフロツプ３２４はセットされていないので、Ｎ
ＯＲゲート３１２〜３１９の一方〇入力にＭＬ”レベル
信号を供給している。

データバッファ２０８状態信号は、３バイトのデータが
ノクツファ２０８に残っているため、２Ｂ　ＲＤＹとＩ
ＢＲＤＹ信号が”Ｌ”レベルでＮＯＲｒ　−ト３１Ｂ、
３１９の他方の入力に供給され、４Ｂ　ＲＤＹ信号は”
　Ｔ（’　１．ｚへ＃テＮ０Ｒｒ−ト３１７の他方の入
力に供給されている。これによりＮＯＲゲート３１８．
３１９の出力は６Ｈ”レベルとなり、Ｎ０Ｒｆｆ−ト３
７７の出力け″Ｌ”レベルとなる。

ＮＡＮＤゲート３１１の一方の入力にはＮＡＮＤゲート
３１０の１Ｌ”レベル出力信号がインバータ３０４全通
して“Ｈ”レベル信号で供給されるが、他方の入力には
ＮＯＲゲート３１７からＭＬ”レベル信号が供給されて
いる。このためＮＡＮＤ　ｆ−ト３１１からは有効な４
ＢＳＴＡＴ信号は出力されない。

ｆ−ト３２３の一方のＡＮＤデートの一方の入力にはＮ
ＡＮＤゲート３０９よりＭＬ”レベルの信号が供給され
ている。このためゲート３２３の上記一方のＡＮＤ　ｆ
　−）からのＩＢＳＴＡＴ信号の出力は禁止されている
。

ＮＯＲダート３２０の一方の入力にばＩＩ　Ｌ”レベル
の■ＥＮＤ信号が供給されているが、他方の入力にはＮ
ＯＲゲート３１８から”　Ｈ”レベル信号が供給されて
因る。このためＮＯＲゲート３２θの出力は′Ｌ”レベ
ルとなる。ＮＯＲｒ　−ト３２０のＭＬ”レベル出力は
ｆ−ト３２３の他方のＡＮＤ　ｆ　−）に供給され、同
ＡＮＤ　ｆ　−）からのＩＢＳＴＡＴ信号の出力を禁止
する。

ｆ−ト３２２の一方のＡＮＤダートの一方の入力にはＮ
ＡＮＤゲート３ｏ８の′Ｌ”レベル出力がＡＮＤ　ｆ−
）　Ｊ　１２全通して供給されている。このためｆ−ト
３２２の上記一方のＡＮＤダートからの２ＢＳＴＡＴ信
号の出力は禁止されている。

ＮＯＲゲート３２１の入力には　ＭＬ”レベルノＸｖＲ
ＥＮＤ信号、ＮＡＮＤｒ−）　３１０　（７）　”　Ｌ
”レベル出力及びＮＯＲゲート３１２の６Ｌ”レベル出
力が供給されて、その出力を１Ｈ”レベルにする。

ｒ−ト３２２の他方のＡＮＤ　ｆ　−）の一方の入力に
はＮ０Ｒ）ｌＡ−ト３２ノより″′Ｈ１ルベル信号が供
給され、他方の入力にはＮ０ＲＩ’　−ト３１　ｇより
＠　ＨＨレベル信号が供給され、その両方の入力がＨ”
レベルになる。これによりデート３２２のＮＯＲケ９−
トより２ＢＳＴＡＴ信号がＬ”レベルで出力され、２バ
イト転送が行われる。

２バイト転送が終了すると次の転送アドレスは１０６Ｈ
＃となる〇しう・しま〆データバッファには１バイトの転送データ
が残っているのでデータ・々ツファの状態信号ＩＢＲＤ
Ｙ信号がＬ”レベルで出力されており、Ｎ０Ｒｒ　−ト
、？　１９の出力は＠Ｈ＃レベルになってＶ／−１ろ。

又、２８ＲＩ）Ｙ信号は出力されなくなり′１（”レベ
ルとなり、Ｎ０Ｒｆ−）３１Ｂの出力は″Ｌ″レベルと
なる。これによりＮＯＲｒ−ト３２０の両方の入力Ｈ−
Ｌ”レベルになり、その出力は″′Ｈルベル、ｌ−１ろ
。この結果ケ９−トＪ　２３ノ一方のＡＮＤ　）ｒ”　
−トにはＮ０Ｒｆ−トｊ　１９　、　、？　２０よす′
１（”レベル信号が供給される。こ？１［：、１：すｒ
−ト３２３のＮＯＲゲートよりＩＢＳＴＡＴ信号が′Ｌ
”レベルで出力されて１バイト転送が行われ、データバ
ッファが空になって強制終了が完了する。

〔発明の効果〕以上詳述したようにこの発明によれば、データ転送時に
おける共通バスの転送Ｉフ切り換えが。

共通バスに接続される制＠装置内のバスアダプタにより
、同制御装置の中心を成すＣＰＵとは独立に、しかも共
通バスのバス幅に応じて柔軟に行える。また、制御装置
内のＣＰＵ或はＤＭＡ装置はデータバッファをリード／
ライトするだけでデータ転送が行えるため、グＬ理速度
が向上するユ

【図面の簡単な説明】

第１図（、）はこの発明の一実施例に係る制御装置のブ
ロック構成図、第１図（ｂ）は第１図（ａ）に示すバス
アダプタのブロック構成図１．第２図は第１図（ｂ）に
示すデータ転送指示制御回路（ＴＲＡＮＳ−ＣＯＮＴ　
１　）の回路構成図である。１０・・・外部バス（共通バス）、２０・・・制御装着
　、　　２　　１　　・　　ＣＰＵ、　　　２　　ｊ　
　・　　ＤＭＡＩＥＺ、　　　２　５　　・・・　ノ４
　　スアダデタ％２６・・・内部ノ々ス、２０１・・・
レングスカウンタ（Ｌ　−ＣＮＴＲ）、２０２・・・ア
ドレスカウンタ（ＡＤＤ−ＣＮＴＲ）、２０４・・・デ
ータ転送指示制御回路（ＴＲＡＮＳ−ＣＯＮＴＩ　）　
、　２０６・・・外部バス制御回路（ＢＵＳ−ＣＯＮＴ
　）、２０８・・・データバッファ（１）ＡＴＡ、−ｔ
３Ｆ’）、２０９　・・・バッフ　−、ＩＩＩ　ａ回路
（ＢＦ−ＣＯＮＴ　）。出願入代ｆｈＴｉ入　　弁理士　鈴　江　武　彦（ａ）第１図

Claims

【特許請求の範囲】

（１）各種制御装置が半語長又は１語長のデータ幅の共
通バスにより相互接続される情報処理システムにおいて
、上記制御装置内のバスアダプタに、転送アドレスを指定するカウンタであって１回のデータ
転送毎に転送バイト数分カウントアップするアドレスカ
ウンタと、転送レングスを指定するカウンタであって１
回のデータ転送毎に転送バイト数分カウントダウンする
レングスカウンタと、入出力転送データを一時格納する
データバッファと、このデータバッファのアドレスを管
理し同バッファのデータ入力状態又は空き状態を示すバ
ッファ状態信号群を生成するバッファ制御回路と、上記
アドレスカウンタの示す転送アドレス、上記レングスカ
ウンタの示す転送レングスおよび上記共通バスのデータ
幅を示すバス幅指定信号に応じて上記共通バスを用いた
データ転送における転送幅を決定し、その決定結果及び
上記バッファ制御回路から出力される上記状態信号群に
応じて１語長、半語長及びバイト長のいずれか１つの転
送幅による上記共通バスを用いたデータ転送を指示する
データ転送指示制御回路と、を設け、上記データ転送指示制御回路の指示に応じて上記共通バ
スの転送幅を切り換えてデータ転送を行うようにしたこ
とを特徴とするデータ転送制御方式。
（２）上記バッファ状態信号群が、１語長以上のデータ
入力状態又は空き状態を示す第１信号、半語長以上のデ
ータ入力状態又は空き状態を示す第２信号及びバイト長
以上のデータ入力状態又は空き状態を示す第３信号から
成ることを特徴とする特許請求の範囲第１項記載のデー
タ転送制御方式。
（３）上記バッファ状態信号群は、転送モードがライト
モードの場合には上記データバッファへのデータ入力状
態を示し、転送モードがリードモードの場合には上記デ
ータバッファの空き状態を示すことを特徴とする特許請
求の範囲第２項記載のデータ転送制御方式。