SU1674141A1 - Устройство дл сопр жени двух микроЭВМ с общей пам тью - Google Patents

Abstract

Изобретение может быть использовано дл  создани  многомашинных вычислительных комплексов. Цель изобретени  состоит в увеличении быстродействи  устройства при обмене информацией двух микроЭВМ с общей пам тью за счет введени  семи элементов ИЛИ, шестнадцати групп элементов И, трех узлов формировани  сигналов разрешени . Введение указанных узлов в устройство реализует одновременный доступ обеих микроЭВМ к общей пам ти, так как в устройстве реализованы раздельные каналы обращени  каждой микроЭВМ к любому из трех блоков общей пам ти и осуществлен новый принцип формировани  сигналов разрешени . В св зи с этим увеличиваетс  быстродействие устройства, так как существенно сокращаютс  простои микроЭВМ, св занные с ожиданием предоставлени  доступа к общей пам ти. Устройство содержит регистры адреса, дешифраторы адреса, группы элементов И, узлы синхронизации, дешифраторы, узлы формировани  сигналов записи. 1 з.п. ф-лы, 5 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в микропроцессорных системах, содержащих два процессора.

Цель изобретени  -увеличение быстродействи  устройства при работе с общей пам тью.

На фиг. 1 и 2 изображены функциональна  схема устройства дл  сопр жени  микропроцессорных систем с общей пам тью, элементы микропроцессорных систем и обща . пам ть; на фиг.З - схема узла cw. xpo- чизации; на фиг.4 - схема узла формировани  сигналов записи; на фиг.5 схема узла формировани  сигналов разрешени .

Устройство 1 дли сопр жени  микропроцессорных систем 2 и 3 с общей пам тью 4 содержит (фиг,1 и 2) второй элемент ИЛИ 5, первый регистр 6 адреса, первый 7 и второй 8 дешифраторы адреса, второй регистр 9 адреса, третий элемент ИЛИ 10. первый узел 11 формировани  сигналов записи, первый узел 12 синхронизации, седьмой и восьмой элементы ИЛИ 13, 14, второй узел 15 синхронизации, второй узел 16 формировани  сигналов записи, с первой по двенадцатую группы элементов И 17-28, первый 29 и второй 30 дешифраторы, узлы 31-33 узлы

io 1

формировани  сигналов разрешени , три- надцатую-восемнадцатую группы 34-39 элементов И, четвертый-шестой и первый 40-43 элементы ИЛИ.

Обща  пам ть состоит из первого 44, второго 45 и третьего 46 узлов пам ти. Элементы микропроцессорных систем содержат первый узел 47 согласовани  устройства дл  сопр жени  с первой общей шиной 48 .и второй узел 49 согласовани  устройства дл  сопр жени  со второй общей шиной 50.

Узел синхронизации содержит (фиг.З) элементы И 51-55, элементы НЕ 56-58, шинный формирователь 59.

Узел формировани  сигналов записи содержит (фиг.4) элементы И 60-61, элементы НЕ 62 и 63, шинные формирователи 64 и 65.

Узел формировани  сигналов разрешени  содержит (фиг.5) элементы НЕ 66 и 67, элементы ИЛИ 68 и 69 и триггеры 70 и 71.

Регистры 6 и 9 адреса и дешифраторы 7 и 8 адреса предназначены дл  запоминани  и дешифрации адресов  чеек общей пам ти. Дешифраторы адреса обеспечивают дешифрацию трех старших разр дов А13-А15 адресного пол  соответственно первой и второй микропроцессорных систем. Выход дешифратора БАНК (Банк) поступает на регистр 6 (9) адреса, где запоминаетс  совместно с младшими разр дами АФ-А12 адресного пол  микропроцессорной системы 2 (3).

В устройстве младшие 13 адресов АФ- А12 (АФ-А12), предназначенные дл  пр мой адресации данных внутри пам ти (4К16 - разр дных слов), поступают непосредственно с узлов 47 (49) согласовани  на регистры 6 (9) адреса. Запись в регистр осуществл етс  по переднему фронту сигнала КСИА. Таким образом, на вход одного из разр дов регистра адреса поступает сигнал БАНК, а после записи его на выходе по вл етс  соответствующий ему сигнал РБАНК, который сохран ет свое значение до окончани  цикла обмена. Дл  второго канала сигнал РБАНК формируетс  аналогично . Кроме того, на вход разрешени  регистра адреса поступает сигнал 1, который поддерживает регистр в открытом состо нии, разреша  подачу адреса дл  выбора , соответствующей  чейки общей пам ти . На вход регистра 6 поступает также сигнал с выхода элемента ИЛИ 5 дл  начальной установки регистра канальным сигналом КСБРОС с общей шины или СИА с выхода узла 12 синхронизации (по окончании цикла обращени  к пам ти задний

Фронт СИА устанавливает регистр адреса в ноль

Выходной сигнал РАФ с регистра адреса поступает в узел 11 (16) формировани  сигналов записи дл  указани , с каким байтом информации (младшим или старшим) происходит обмен при байтовых операци х. Выходные сигналы РА1-РА10 поступают на первые входы элементов И групп 23-25. Вы0 ходные сигналы регистра 6 РА11, РА12 и РБАНК подаютс  на дешифраторы 29 (30).

Узел 12 (15) синхронизации предназначен дл  выработки сигнала управлени  направлением передачи данных ПРПер,

5 сигнала КСИП, сигнала разрешени  записи РазрЗП дл  узла 11 (16) и согласованного сигнала СИА-КСИА.

На вход узла 12 (15) синхронизации поступает сигнал КСИА, предназначенный дл 

0 выработки сигнала КСИП.

На его другой вход поступает сигнал КВВОД (КВЫВОД) с общей шины 48 (50) МПС 2 (3), предназначенный дл  формировани  сигналов чтени  (записи) информации

5 из общей пам ти 4 (в общую пам ть). На вход узла 12 (15) поступает также сигнал РБАНК дл  разрешени  формировани  сигналов КСИП, РазрЗП, ПР/Перв в случае адресации общей пам ти. Сигнал Разр1

0 служит дл  разрешени  формировани  данных сигналов в случае предоставлени  доступа к общей пам ти. Выходной сигнал КСИП вырабатываетс  в ответ на КВВОД и КВЫВОД и  вл етс  признаком того, что

5 данные прин ты. Выходной сигнал РазрЗП предназначен дл  формировани  сигналов записи информации в общую пам ть. Выходной сигнал ПР/Пер обеспечивает формирование сигнала управлени 

0 направлением передачи данных между МПС и общей пам тью при чтении или записи информации. Этот сигнал поступает на узел 47 (49) согласовани . Выходной сигнал СИА поступает на первые входы установки

5 первого-третьего 31-33 узлов формировани  сигналов разрешени . На первые входы элементов И групп 17, 19 21 поступают выходные данные с блока 47. Кажда  группа состоит из 16 элементов И. Первые входы

0 этих элементов стробируютс  сигналами разрешени  выбора узла (РВУ) с первых выходов узлов 31-33 формировани  сигналов разрешени . Выходные сигналы групп элементов И 17 и 18,23 и 26 объединены попар5 но по схеме проводного ИЛИ за счет использовани  элементов с состо нием высокого импеданса и подаютс  непосредственно на информационный и адресный входы узла 44 общей пам ти.-Аналогичным образом включены группы 19 и 20, 24 и 27

(их выходы подключены к информационному и адресному входам узла 45 сбщей пам ти ) и 21 и 22, 25 и 2Я (их входы подключены к информационному и адресному входам узла 46 , пам ти). Дешифраторы 29 (30) обеспечивают формирование сигналов выбора узлов пам ти ВЫБОР У1,ВЫБОР У2 и ВЫБОР УЗ в выбранном узле общей тм ти. На вход дешифратора 29(30) постулэютсигнроы РА11, РА12 и стробирующий сигнал РБАНК с выходов регистра 6 (9). Первый выход дешифратора 29 соедин етс  с первым выхо дом дешифратора 30, через элемент И ПИ 40 и поступает на вход выбора оОщей пзмчти в узеп 45. Вторые выходы дешифратор 29 и 30 через элемент ИЛИ 41 подключены к ходу выбора узла 4 общей пам ти. Третьи выходы через элемот ИЛИ 42 подключены к входу выбора узпа 44 оСи ей пам ти.

Кроме того, от налы с сдноимснны/, в; ходов дешифраторов поступают ь-j лериий и второй вход узлов формировани  сигналов разрешени  (31-33) Узлы 31-33 формировани  сигналов разрешени  обеспечивают формирование сиголов РВУ, поступающих на вторые зходы элементов И каждой, группы и стробирующ х прохождение данных и адреса. Дл  разрешени  обмена сигналы РВУ1, Р8У2 и РВУЗ объединены через элементы ИЛИ 13, 14, выходной сигнал РАЗ Р1 (РАЗ Р2) разрешает выдачу выходных сигналов узла 1 (15) син/ оЯизации (необходимых дл  обмена МПС с общей.пам тью).

зел 11 (12) предназначен дл  выработки сигналов записи информации ЗП1 дл  младшего и ЗП2 дл  старшего байта информационных слов, поступающих с МПС и общую пам ть. При том наличие активного значени  сигнала КБАЙТ, поступающего с общей шины на вход узла 11 (16)  вл етс  признаком работы с байтами. На другой вход узла 11 формировани  ЗП1, ЗП2 поступает сигнал РАФ с регистра 6, который определ ет , с эким именно байтом работать. На вход разрешени  записи узла 11 (16) поступает сигнал РазрЗП с выхода узла 1 (15) синхронизации.

Узел формировани  сигналов разрешени  работает следующим образом (фиг.5).

Сигналы ВЫБОР У и ВЫБОР Ус одноименных выходов дешифраторов 29 и 30 посгупают на соответствующие элементы НЕ 66 и 67 и на первые входы элементов 69 и 63, на вторые входы которых по- сту.Г Юг сигн  ы с выходов элементов НС 60 и Г7. Дзнны э элементы исключают одно- чр чениую подачу РВ У и РВ У с выходов ipi-1, гегсэ 70 и 71. По окончании цикпз обмена эти триггеры сбрасываютс  в ноль задним фронтом сигнал  СИА и СНА

При поступлении сигналов У V ВЫБОР У на выходе элемента ИЛИ 68 по5  вл етс  1 и с выхода триггера 70 поступаем сигнал РВУ. При поступлении сигналов ВЫБОР У V ВЫБОР V- 1 по вл етс  уже на вьходе элемента ИЛИ 69 и на выходе тиипера 71 имеем сигнал РВУ . При сигна0 i 9х ВЫБОР У V ВЫБОР Уне блокируетс  выдача РВУ или РВУ в зависимости от того, кзкоЈ1 сигнал поступил нэ зход узла раньше.

Элемент ИЛИ 43 обеспсчипает форми5 роюние сигнала записи информации о узел 4 г С щей пам ти, который может поступать кчк ci первого 11. так и от второго 16 узла формировэни сигналов записи.

Обща  памчти состоит из трех узлон. На

0 их информационные входы поступают данное с выходов элементов И royt п 17-22, на адресные входы поступает адрес с выходов элементов И групп 23-28, на входы выборки yjfiOD пам ти поступают сигналы ВЫБОР У1

5 или ВЫБОР УГ, ВЫБОР У2 или ВЫБОР У2, BolbOP УЗ или ВЫБОР УЗ с выходов дешифраторов 29 и 30. При этом выход ВЫБОР У2 или ВЫБОР У2 содгржит два сигнала разрешени , так как второй узел

0 пам ти по объему в два раза больше, чем порвь.й или третий. На вход записи/считывани  узла 45 поступает сигнал записи только от узла 16, на вход записи/считывани  узла 44 поступает сигнал записи только от

5 узла 11 На вход записи/считывани  узла 46 поступает сигнал записи от 11. так и от 16 узлов. Выход узлов 44-46 пам ти ДВхФ - Двх1Б или Двхф Двх15 nociynaeT на первые входы элементов И групп 34-39, вторые

0 входы этих элементов стробируютс  сигналами РВ У или РВ У . Выходы элементов 34. 35, и 36 или 37, 38 и 39 объединены по схеме проводного ИЛИ и подключаютс  к узлам 47 или 49. Запрет записи информации в опре5 деленные узлы общей пам ти дл  МПС позвол ет повысить информационную надежность.

Основна  иде , которую реализует новое схемное решение - устранение конф0 ликтов и организаци  одновременной (параллельной) работы МПС1 и МПС2 с узлами общей пам ти. В один и тот же момент времени каждый микропроцессор может функционировать либо в режиме ВВОД, лиг

5 бо в режиме ВЫВОД (за исключением случа  одновременного обращени  к одному узлу пам ти - в этом случае один из процессоров находитс  в режиме ожидани  доступа , зат гива  свой цикл обмена).

В устройстве конфликт между процессорами устран етс  тем, что сигналы РАЗР1 и РАЗР2 формируютс  в ответ на выходные сигналы дешифраторов 29 и 30 соответственно , которые вырабатываютс  только при обращении МПС к общей пам ти. Сигнал СИА с выхода узла 12 (15) синхронизации теперь подаетс  на вход элемента ИЛИ 5 (10), где вместе с канальным сигналом КСБРОС формируетс  сигнал обнулени  регистра 6 (9) адреса. Это необходимо дл  того, чтобы по окончании цикла обмена сбросить сигналы Р БАНК и ВЫБОР У и задним фронтом сигнала СИА сбросить сигналы РВ У с выходов узлов формировани  сигналов разрешени  и соответственно сигнала РАЗР1 (РАЗР2).

На разрешающий вход регистра адреса подаетс  сигнал 1, поддержива  регистр посто нно в открытом состо нии. Это возможно , так как обеспечена одновременна  работа обеих МПС с общей пам тью - адреса и данные разделены в группах элементов И, их прохождение стробируетс  сигналами РВУ.

Выходные сигналы дешифраторов 29 и 30 ВЫБОР У с одноименных выходов подаютс  на входы узлов формировани  сигналов разрешени  (РВ У). Данные узлы запрещают одновременную выдачу сигналов разрешени  выбора одного и того же узла пам ти. Так как при нулевых сигналах на обоих входах триггера он может находитьс  в любом из своих состо ний (запоминает предшествующую информацию), то на одном из единичных выходов узлов 31 -33 от предшествующих циклов обмена сохран етс  1 (что соответствует наличию сигнала РВ У и, следовательно, и РАЗР). Это приводит к по влению сигнала КСИП на выходе узла 12 (15) синхронизации, как реакци  на по вление сигнала КВВОД или КВВЫВОД, даже если обмен МПС с общей пам тью не происходит. В этом случае КСИП  вл етс  признаком ложной установки данных на лини х КДА, Чтобы избежать этого, необходимо после каждого цикли обмена сбрасывать содержимое триггера - это возможно при добавлении в узел еще одного триггера. Если на входы установки триггеров подать сигналы СИА и СИА соответственно с выходов узлов 12 (15) синхронизации , то задний фронт этих сигналов будет сбрасывать выходные сигналы РВ У и соответственно РАЗР.

Группы элементов И 17-22 и 23 - 28 предназначены дл  передачи данных с линий КДА каждой МПС выбранному блоку пам ти, а также дл  передачи адреса s соответствии с сигналами ВЫБОР У и РВ У,

последний из этих сигналов стробирует прохождение данных и адреса. Поскольку каждый дешифратор 29 и 30 вырабатывает по 3 сигнала ВЫБОР У( по числу узлов пам ти) и

соответственно этим сигналам вырабатываетс  6 (по 3 дл  каждой МПС) сигналов в РВ У, то дл  мультиплексировани  данных или адреса требуетс  6 групп элементов И. Раздельна  передача данных и адреса

0 каждому узлу общей пам ти необходима, чтобы обеспечить возможность одновременной работы каждой МПС с пам тью.

По вление групп И 34-39 в полном соответствии с изложенным объ сн етс  не5 обходимостью раздельного поступлени  данных на КДА каждой МПС от любого узла общей пам ти, что обеспечивает возможность параллельной работы МПС с общей пам тью.

0 Элементы ИЛИ 40-42 необходимы дл  того, чтобы подать на вход выбора кристалла каждого узла общей пам ти один из двух сигналов: ВЫБОР У или ВЫБОР У;. Схема просюдного ИЛИ здесь не годитс , так как

5 эти сигналы в то жо врем  подаютс  на разные входы узлов 31-33 формировани  сигналов разрешени .

Св зь между двум  устройствами, подключенными к каналу, осуществл етс  по

0 принципу активный-пассивный. Активное устройство управл ет циклами обращени  к каналу, обслуживает прерывани  от внешних устройств и контролирует предоставление пр мого доступа к пам ти. Пассивное

5 устройство (например, пам ть)  вл етс  только исполнительным устройством. Оно может принимать или передавать информацию только под управлением активного устройства .

0 Св зь через канал замкнута, т.е. управл ющий сигнал, передаваемый активным устройством, должен поступить на ответный сигнал от пассивного устройства. Поэтому процесс обмена между устройствами не за5 висит от длины канала и времени отклика пассивного устройства. Асинхронное выполнение операций передачи данных устран ет необходимость в тактовых импульсах. В результате этого обмен с каждым устрой0 ством может происходит с максимально возможным дл  данного устройства быстродействием . Обмен между двум  устройствами может выполн тьс  как 16-разр дными словами, так и байтами (8 разр дов).

5В устройстве используетс  программный обмен - передача данных по инициативе и под управлением программы .

Как адрес, так и данные передаютс  по одним и тем же 16 лини м адреса-данных

КДА. Любой цикл обращени  к каналу начинаетс  с адресации пассивного устройства. После завершени  адресной части цикла активное устройство выполн ет прием или передачу данных, которые выполн ютс  асинхронно и требуют от адресуемого устройства .

Дл  выполнени  любой команды процессору требуетс  выполнить хот  бы одну операцию обращени  к каналу. Дл  некоторых команд требуетс  выполнение нескольких операций. Первой такой операцией  вл етс  ввод данных из  чейки пам ти. Если дл  выполнени  команды не требуетс  обращатьс  за операндами к пам ти или к внешним устройствам, дополнительных циклов канала не требуетс . Если выполн етс  команда с обращением к пам ти, то в этом случае могут выполн тьс  любые из следующих циклов: ВВОД. ВВОД-ПАУЗА- ВЫВОД, ВЫВОД. Цикл ВВОД аналогичен операции считывани , цикл ВЫВОД/зэпи- си. Кроме того, цикл ВВОД-ПАУЗА-ВЫВОД включает ввод данных, выполнение арифметико-логических операций и вывод результата операции без повторений передачи адреса, т.е. результат записываетс  по адресу последнего выбранного операнда.

Цикл ВВОД. Направление передачи при выполнении операций обмена данными определ етс  по отношению к активному устройству. При выполнении цикла ВВОД данные передаютс  от пассивного устройства к активному. При этом в один момент времени могут начать обмен с общей пам тью обе МПС. При обращении к разным узлам пам ти обмен происходит параллельно . Если происходит обращение к одному узлу пам ти (например, к первому), то обмен продолжает тот процессор, который раньше выработал сигнал ВЫБОР У (1) (т.е. первым начал обмен), другой же вынужден продлевать свой цикл обращени  к данному узлу пам ти и лишь после завершени  цикла обмена первым процессором получает доступ к данному узлу, заверша  цикл обмена с ним.

Пор док операций в режиме ВВОД следующий .. Система (активное устройство) в адресной части передает по лини м КДА адрес. Не менее чем через 150 не после установки адреса активное устройство вырабатывает сигнал КСИА, предназначенный дл  запоминани  адреса во входной логике выбранного устройства.

Пассивное устройство дешифрирует адрес и запоминает его. Прохождение адреса от активного устройства к пассивному обеспечиваетс  сигналами ВЫБОР У, РВ У и РАЗР1, которые вырабатываютс  с приходом КСИА. Активное устройство снимает ад-.

рее с линий КДА и вырабатывает сигнал KB ВОД, сигнализиру  о том, что оно готово прин ть данные от пассивного устройства и ожидает поступлени  КСИП Пассивное уст- 5 ройство помещает данные по линии КДА и вырабатывает КСИП, сигнализирующий о юм, что данные наход тс  в канале. Активное устройство принимает КСИП, принимает данные, снимает сигнал КВВОД.

0 Пассивное устройство снимает сигнал КСИП, заверша  операцию передачи данных . Активное устройство снимает сигнал КСИА, заверша  цикл В ВОД (одновременно снимгет сигнал ВЫБОР У).

5 Цикл ВЫВОД. Данные передаютс  от активного устройства к пассивному. Последовательность обмена аналогична ииклу ВВОД. Пор док операций в режиме ВЫВОД следующий.

0 Активное устройство передает в адресный части цикл по лини м КДА адрес. Не менее чем через 150 не после установки адреса вырабатываетс  сигнал КСИА. По его переднему фронту вырабатываютс  сигна5 лы ВЫБОР У, РВ У и РАЗР1, разрешающие прохождение адреса к пассивному устройству . Пассивное устройство дешифрирует адрес и запоминает его. Активное устройство снимает адрес с линий КДА, помещает на

0 них данные и вырабатывает сигнал КВЫ- ВОД, означающий, что на КДА помещены данные. Пассивное устройство принимает данные с линий КДА и вырабатывает сигнал КСИП, означающий, что данные прин ты

5 пассивным устройством. Активное устройство , получив сигнал КСИП. снимает сигнал КВЫВОД и через 250 не после поступлени  КСИП с линий КДА снимаютс  данные. Пассивное устройство снимает сигнал КСИП.

0 заверша  операцию приема данных. Активное устройство снимает сигнал КСИА. заверша  цикл ВЫВОД.

Сигнал КБАЙТ в части передачи данных, может быть как активным, так и пассивным,

5 определ   тем самым вывод 16-разр дного слова или байта.

Claims (1)

1. Формула изобретени  1. Устройство дл  сопр жени  двух мик- роЭВМ с общей пам тью, содержащее два

   0 регистра адреса, два дешифратора адреса, две группы элементов И, два узла синхронизации , два дешифратора, два узла формировани  сигналов записи, элемент ИЛИ, причем первые информационные входы

   5 первого и второго регистров адреса  вл ютс  входами устройства дл  подключени  к младшим разр дам адресных выходов первой и второй микроЭВМ соответственно, входы первого и второго дешифраторов адреса  вл ютс  адресными входами устройства дл  подключени  к старшим разр дам адресных выходов первой и второй микро- ЭВМ, первые входы элементов И первой и второй групп образуют первую и вторую группу информационных входов устройства дл  подключени  к группам информационных выходов первой и второй микроЭВМ соответственно, входы записи первого и второго регистров адреса  вл ютс  синх- ровходами устройства дл  подключени  к синхровыходам первой и второй микро- ЭВМ, выходы первого и второго дешифраторов адреса соединены с вторыми информационными входами первого и второго регистров адреса соответственно, вхо- ды запуска первого и второго узлов формировани  сигналов записи  вл ютс  входами устройства дл  подключени  к выходам формата данных первой и второй микроЭВМ соответственно, первый и вто- рой входы запуска первого и второго узлов синхронизации  вл ютс  выходами устройства дл  подключени  к выходам ввода и вывода первой и второй микроЭВМ соответственно , первые выходы первого и второго узлов синхронизации  вл ютс  выходами устройства дл  подключени  к синхровхо- дам первой и второй микроЭВМ соответственно , выход первого узла формировани  сигналов записи соединен с первым входом первого элемента ИЛИ и  вл етс  выходом устройства дл  подключени  к входу записи-чтени  первого узла общей пам ти, выход второго узла формировани  сигналов записи соединен с вторым входом первого элемента ИЛИ и  вл етс  выходом устройства Дл  подключени  к входу записи-чтени  второго узла общей пам ти, выход первого элемента ИЛИ  вл етс  выходом устройства дл  подключени  к входу запи- си-чтени  третьего узла общей пам ти, вторые выходы первого и второго узлов синхронизации  вл ютс  выходами устройства дл  подключени  к входам приема-передачи первой и второй микроЭВМ соответственно, первые выходы первого и второго регистров адреса соединены с информационными входами первого и второго узлов формировани  сигналов записи соответственно , входы разрешени  записи кото- рых соединены с третьими выходами первого и второго узлов синхронизации со- ответственно, группа старших разр дов информационных выходов регистров адреса соединена с группами информационных входов первого и второго дешпфра горов соответственно , стробирующие входы которых соединены с вторыми выходами первого и второго регистров адресч соответственно и с входами разрешени  перво

   го и вк рого узпов синхронизации соответ- стзенно, синхровходы которых соединены с синхровходами устройства отличающеес  тем, что, с целью увеличени  быстродействи  при использовании общей пам ти, в устройство введены семь элементов ИЛИ, шестнадцать групп элементов И, три узла формировани  сигналов разрешени , при этом разрешающие входы первого и второго регистров адреса соединены с шиной единичного потенциала устройства, установочные входы первого и второго регистров адреса соединены с выходами втоосго и третьего элементов ИЛИ соответственно, первые входы которых  вл ютс  входами устройства соответственно дл  подключени  к установочным выходам персой и второй микроЭВМ, а вторые входы соединены соответственно с третьими выходами узлов синхронизации, третий вылод первого узла синхронизации соединен с первыми установочными входами первого, второго третьего узлов формировчни  сигналов разрешени , а третий выход второго узла синхронизации - с вторыми установочными входами узлов формировани  сигналов разрешени , первые входы первого, второго и третьего узлов формировани  сигналов разрешени  соединены соответственно с первым , вторым и третьим выходами первого дешифратора, а вторые входы первого, второго и третьего узлов формировани  сигналов разрешени  соединены соответственно с первым, вторым и третьим выходами второго дешифратора, первые выходы первого и второго дешифраторов через четвертый элемент ИЛИ соединены с первым входом выборки второго узла общей пам ти, вторые выходы первого и второго дешифраторов соединены через п тый элемент ИЛИ с входом аыборки третьего узла общей пам ти, третьи выходы первого и второго дешифраторов соединены через шестой элемент ИЛИ с входом выборки первого узла общей пам ти, первые входы элементов И третьей и четвертой групп подключены к первой и второй группам информационных Е1ходов устройства соответственно, первые входы элементов И п той и шестой групп подключены к порвой и второй группам информационных вводов устройства, группа выходов младших разр дов первого регистра адреса соединена с первыми входами элементов И седьмой, ведьмой и дев той групп, группа ВЫХОДОР младших разп дов второго регистра адреса соединена с первыми входами злемечгов И дес той, одиннадцати и двенадцатой групп, пераый выход пераого узл Ф армировани  сигналов разрешени  соеди- нем с вторыми входами элементов И первой,

   седьмой и тринадцати . рупп ii лерьым в -о- дом селимого элемента ИЛИ, л-г/сд второго узла формировани  сы идлов разрешени  соединен с вторыми входами элемен тов И третьей, чосьмой и четырнадцатой групп и вторым входом седьмого элемента ИЛИ, первый выход третьего узла формирование сигналов разрешени  соединен с вторыми входами элементов И п той, дев той и п тнадцатой групп и третьим входом седь мого элемента ИЛИ вь,,;од которого соеди ней с разрешающим входом первого снгг ронизации второй г,ыход перво-о узла формировани  сигналов ра рошени  roe/in- нен г. вторыми входами элементов И вгорог, дес той и шестнадцатой групп и первым входом вгк.ьмого элемента ИЛИ, второй ы- ход огорого уз та формирован с и г на, ов разрешени  соединен с вторыми вход. ии элементов И четвертой, одчмпэдцэтоj , семнадцатой групп и вторым входом вось мог;, элемента ИЛИ втопой выход третьего узла Формировани  сигналов разрешени  соединен с вторыми входами эл ментов И шестой, двенадцатой и восемнадцатой групп и третьим входом восьмою элемежа ИЛИ, выход которого соединен с разрешающим входом второго узла синхронизации, выходы элементов И первой и второй гру,.п образуют группу выходов устройства дл  подключени  к группе информационных входов второго узла общей пам ти, выходы алиментов И тринадцатой и шестнадцатой групп образуют группу выходов устройства дл  подключени  к группе адресных входов второго узла общей пам ти, выходы элементов И третьей и четвертой групп образуют группу выходов устройства дл  подключени  к группе информационных входов третьего узла общей пам ти, выходы элементов И четырнадцатой и семнадцатой групп образуют группу выходов устройства дл  подключени  к группе адресных входов третьего узла общей пам ш, выходы элементов И п той и шестой групп образуют группу выходов устройства дл  подключени  к группе информационных входов пербоч У,ЛС общей пам ти, выходы элементов I п тнадцатой восемнадцатой i рупп образ/ют группу f ыходоч /строиства дл  подключени  к группеадресн.,л входов первого узла пам ти, группа г-хсдоз устройства дл  подключени  к группе информационных выходов оторого узла общой пам ти соединена с первыми входами элементов И i-едьмой и восьмой групп, группа входов ус0 пойства дл  подключени  к группе инфор- мг- ,ионных заходов третьего узла общей nar.iKtv соединена с перзыгим входами элементов И дев той и дес той групп, группа ВУОДСГ vcrpouc oa wa подключени  к груп пь информационных выходов первого узла об цей ПЗМРТИ соединена с первыми входа- ЭЛСГ- НТОЕ И oди, i дцaтcй и двенадцатой групп, выходы элементов И if. .«адцагой, четырнадцатой и п тнадцатой

   O групп объед нсиь и соединены с группой устрпГстпа дл  подключени  к ipvnn0 информационных пходов первой ML юоЭОМ, выходы злементиь И ше гнад- цатэй, семнадцатой и оосемпадцатой групп

   5 о5ьелин°ны и соединены с группой выходов устройства дл подключени  к группе ин- формзционных аходов второй микроЭВМ.

   2 Устройство по п. 1, о т л и ч а ю ш е е- с   теп 4io узел формировани  сигналов

   0 разрешени  содержит два элемент а НЕ, два элемента ИЛ V, и два триггера, причем входы первою и втсртго элементов НЕ  вл ютс  и вторым входами узла cooTceiCT- венсо и соединены с первыми входами вто5 OOIG и первого олиментов ИЛИ гоответствеино, выходы первого и второго элементов НЕ соединены с вторыми входами первого и второю элементов ИЛИ соот- ве.стврчно, а выходы первою и второго

   0 элементов ИЛИ соединены с установочными входами первого и второго триггеров со- ответственно, входы сброса которых  вл ютс  первым и вторым установочными входами узла, выходы первого и второго

   5 триггеров  вл ютс  первым и вторым выходами узла соответственно.

   Фиг.1

   f:

   S &

   I

   :su

   -

   Cr, CA|

   $ Ј

   fc-

   T)

   Ј tTi

   p Ко

   СЛ

   c&

   Фиг.5