JP3471384B2 - データ転送装置及びデータ転送処理方法 - Google Patents
データ転送装置及びデータ転送処理方法Info
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Description
【０００１】
【産業上の利用分野】この発明はデータ処理装置間でデ
ータの転送動作を行うデータ転送装置に関するものであ
る。
ータの転送動作を行うデータ転送装置に関するものであ
る。
【０００２】ＭＰＵ（マイクロプロセッサユニット）と
その周辺回路とで構成されるデータ処理装置では、デー
タ処理速度を向上させるために各回路間でのデータ転送
速度の向上を図る必要がある。そこで、データ転送装置
では効率的なデータ転送を行うことが必要となってい
る。
その周辺回路とで構成されるデータ処理装置では、デー
タ処理速度を向上させるために各回路間でのデータ転送
速度の向上を図る必要がある。そこで、データ転送装置
では効率的なデータ転送を行うことが必要となってい
る。
【０００３】
【従来の技術】ＭＰＵ及びＤＭＡＣ（ダイレクトメモリ
アクセスコントローラ）を備えたデータ処理装置では、
同ＭＰＵとバッファメモリとの間でデータ転送が行われ
るとともに、一つのバッファメモリからＤＭＡＣを介し
て他のバッファメモリへデータ転送が行われる。
アクセスコントローラ）を備えたデータ処理装置では、
同ＭＰＵとバッファメモリとの間でデータ転送が行われ
るとともに、一つのバッファメモリからＤＭＡＣを介し
て他のバッファメモリへデータ転送が行われる。
【０００４】転送される各データはそのビット幅が数バ
イト幅で構成され、バッファメモリに書き込まれたデー
タを読み出す場合には、例えば４バイトを１ワードとし
て、各ワード毎に読み出されて転送される。
イト幅で構成され、バッファメモリに書き込まれたデー
タを読み出す場合には、例えば４バイトを１ワードとし
て、各ワード毎に読み出されて転送される。
【０００５】また、読み出されたデータを効率よく転送
するために、前記ＭＰＵでは入力されたデータのバイト
数を変換して転送することが行われている。
するために、前記ＭＰＵでは入力されたデータのバイト
数を変換して転送することが行われている。
【０００６】
【発明が解決しようとする課題】上記のような転送動作
時において、バッファメモリにデータを書き込む場合に
は、各ワードの先頭バイト以外の途中のバイトからも書
き込んだほうが都合がよいことがある。
時において、バッファメモリにデータを書き込む場合に
は、各ワードの先頭バイト以外の途中のバイトからも書
き込んだほうが都合がよいことがある。
【０００７】各ワードの途中のバイトからデータを書き
込んだ場合、書き込んだデータのバイト数によっては、
ワード数が変化することがある。すなわち、例えば１ワ
ードが４バイトで構成され、書き込むデータが４バイト
であるとき、先頭バイトから書き込めば１ワードとな
り、途中のバイトから書き込めば２ワードとなる。
込んだ場合、書き込んだデータのバイト数によっては、
ワード数が変化することがある。すなわち、例えば１ワ
ードが４バイトで構成され、書き込むデータが４バイト
であるとき、先頭バイトから書き込めば１ワードとな
り、途中のバイトから書き込めば２ワードとなる。
【０００８】そこで、このようにバッファメモリに書き
込まれたデータを、ＤＭＡＣにより他のバッファメモリ
に転送する場合には、まずそのデータのワード数を算出
する必要がある。
込まれたデータを、ＤＭＡＣにより他のバッファメモリ
に転送する場合には、まずそのデータのワード数を算出
する必要がある。
【０００９】ところが、書き込まれたデータのワード数
を算出するためにはＤＭＡＣに規模の大きな論理回路を
備えることが必要となって、データ処理速度が低下する
とともに、ＤＭＡＣの回路規模を増大させてしまうとい
う問題点がある。
を算出するためにはＤＭＡＣに規模の大きな論理回路を
備えることが必要となって、データ処理速度が低下する
とともに、ＤＭＡＣの回路規模を増大させてしまうとい
う問題点がある。
【００１０】また、データを常にワードの先頭バイトか
ら書き込むようにすると、メモリ容量を効率よく利用す
ることができない等、不都合が生じることがある。この
発明の目的は、ワードの途中のバイト位置から書き込ま
れた任意バイト数のデータのワード数を簡単な回路構成
で算出して、当該データの転送処理速度を向上させ得る
データ処理装置を提供することにある。
ら書き込むようにすると、メモリ容量を効率よく利用す
ることができない等、不都合が生じることがある。この
発明の目的は、ワードの途中のバイト位置から書き込ま
れた任意バイト数のデータのワード数を簡単な回路構成
で算出して、当該データの転送処理速度を向上させ得る
データ処理装置を提供することにある。
【００１１】
【課題を解決するための手段】図１及び図２に示すよう
に、中央処理装置Ｃと、データ転送処理装置５と、複数
のデータ格納装置２，４とがバスＢを介して接続され、
前記データ転送処理装置５では複数のバイトで１ワード
が構成される任意ワード数の転送データが、前記中央処
理装置Ｃとの１ワードずつの応答に基づいて、前記デー
タ格納装置２，４間でバスＢを介して１ワードずつ転送
される。
に、中央処理装置Ｃと、データ転送処理装置５と、複数
のデータ格納装置２，４とがバスＢを介して接続され、
前記データ転送処理装置５では複数のバイトで１ワード
が構成される任意ワード数の転送データが、前記中央処
理装置Ｃとの１ワードずつの応答に基づいて、前記デー
タ格納装置２，４間でバスＢを介して１ワードずつ転送
される。
【００１２】あらかじめ設定された１ワードを構成する
バイト数に対し、前記転送データの書き込みバイト数
と、前記転送データの書き込み開始バイト位置とに基づ
いてワード数を算出するワード数算出回路Ｗが前記デー
タ転送処理装置５に備えられる。
バイト数に対し、前記転送データの書き込みバイト数
と、前記転送データの書き込み開始バイト位置とに基づ
いてワード数を算出するワード数算出回路Ｗが前記デー
タ転送処理装置５に備えられる。
【００１３】前記ワード数算出回路Ｗは１ワードが２n
バイトで構成されるとき、２進数の前記書き込みバイト
数の下位ｎビット以外の上位ビットの値からワード数を
算出する第一の算出回路８，９ａと、前記下位ｎビット
の値が「０」以外のとき前記第一の算出回路８，９ａの
算出値に「１」を加算する第二の算出回路７，９ｃと、
前記下位ｎビットの値と、前記書き込み開始バイト位置
に基づいて設定されるｎビットの値とを加算して、キャ
リーが生じたとき前記第一の算出回路８，９ａの算出値
に「１」を加算する第三の算出回路１３とから構成され
る。
バイトで構成されるとき、２進数の前記書き込みバイト
数の下位ｎビット以外の上位ビットの値からワード数を
算出する第一の算出回路８，９ａと、前記下位ｎビット
の値が「０」以外のとき前記第一の算出回路８，９ａの
算出値に「１」を加算する第二の算出回路７，９ｃと、
前記下位ｎビットの値と、前記書き込み開始バイト位置
に基づいて設定されるｎビットの値とを加算して、キャ
リーが生じたとき前記第一の算出回路８，９ａの算出値
に「１」を加算する第三の算出回路１３とから構成され
る。
【００１４】また、１ワードが２nバイトで構成される
とき、転送データの書き込みバイト数を２進数に変換し
た値の下位ｎビット以外の上位ビットの値からワード数
を算出し、前記下位ｎビットの値が「０」以外のとき前
記算出値に「１」を加算し、前記下位ｎビットの値と、
転送データの書き込み開始バイト位置に基づいて設定さ
れるｎビットの値とを加算して、キャリーが生じたとき
前記算出値に「１」を加算するようにした。
とき、転送データの書き込みバイト数を２進数に変換し
た値の下位ｎビット以外の上位ビットの値からワード数
を算出し、前記下位ｎビットの値が「０」以外のとき前
記算出値に「１」を加算し、前記下位ｎビットの値と、
転送データの書き込み開始バイト位置に基づいて設定さ
れるｎビットの値とを加算して、キャリーが生じたとき
前記算出値に「１」を加算するようにした。
【００１５】
【作用】ワード数算出回路Ｗにより、転送データの書き
込みバイト数と、前記転送データの書き込み開始バイト
位置とに基づいてワード数が算出され、そのワード数に
基づいてデータ転送処理装置５によりデータ格納装置
２，４間でデータが転送される。
込みバイト数と、前記転送データの書き込み開始バイト
位置とに基づいてワード数が算出され、そのワード数に
基づいてデータ転送処理装置５によりデータ格納装置
２，４間でデータが転送される。
【００１６】また、ワード数算出回路Ｗは１ワードが２
n バイトで構成されるとき、２進数の書き込みバイト数
の下位ｎビット以外の上位ビットの値からワード数を算
出し、下位ｎビットの値が「０」以外のとき前記算出値
に「１」を加算し、前記下位ｎビットの値と、前記書き
込み開始バイト位置に基づいて設定されるｎビットの値
とを加算して、キャリーが生じたとき前記算出値に
「１」を加算する。
n バイトで構成されるとき、２進数の書き込みバイト数
の下位ｎビット以外の上位ビットの値からワード数を算
出し、下位ｎビットの値が「０」以外のとき前記算出値
に「１」を加算し、前記下位ｎビットの値と、前記書き
込み開始バイト位置に基づいて設定されるｎビットの値
とを加算して、キャリーが生じたとき前記算出値に
「１」を加算する。
【００１７】
【実施例】以下、この発明を具体化した一実施例を説明
する。図１１に示すデータ処理装置において、ホストＭ
ＰＵ１及び第一のメモリ２はデータバスＢ１ａ，Ｂ２ａ
に接続され、同データバスＢ１ａ，Ｂ２ａはバスインタ
ーフェース３に接続されている。
する。図１１に示すデータ処理装置において、ホストＭ
ＰＵ１及び第一のメモリ２はデータバスＢ１ａ，Ｂ２ａ
に接続され、同データバスＢ１ａ，Ｂ２ａはバスインタ
ーフェース３に接続されている。
【００１８】第二のメモリ４、ＤＭＡＣ５及びローカル
ＭＰＵ６はデータバスＢ１ｂ，Ｂ２ｂを介して前記バス
インターフェース３に接続されている。このように構成
されたデータ処理装置の動作の一例を説明すると、ロー
カルＭＰＵ６は処理したデータを第二のメモリ４に対し
バイト単位で任意の位置から書き込みを開始する。
ＭＰＵ６はデータバスＢ１ｂ，Ｂ２ｂを介して前記バス
インターフェース３に接続されている。このように構成
されたデータ処理装置の動作の一例を説明すると、ロー
カルＭＰＵ６は処理したデータを第二のメモリ４に対し
バイト単位で任意の位置から書き込みを開始する。
【００１９】第二のメモリ４に格納されたデータが一定
量以上となると、ローカルＭＰＵ６はＤＭＡＣ５に起動
信号ＳＧ１を出力する。このとき、ローカルＭＰＵ６は
ＤＭＡＣ５に対し、起動信号ＳＧ１とともに、書き込ま
れたデータの先頭アドレス、書き込まれたデータの中で
最初に有効バイトデータが始まるバイト位置及び有効デ
ータのバイト数を出力する。
量以上となると、ローカルＭＰＵ６はＤＭＡＣ５に起動
信号ＳＧ１を出力する。このとき、ローカルＭＰＵ６は
ＤＭＡＣ５に対し、起動信号ＳＧ１とともに、書き込ま
れたデータの先頭アドレス、書き込まれたデータの中で
最初に有効バイトデータが始まるバイト位置及び有効デ
ータのバイト数を出力する。
【００２０】次いで、前記ＤＭＡＣ５はホストＭＰＵ１
に対しバス使用要求を行うリクエスト信号ＳＧ２を出力
し、そのリクエスト信号ＳＧ２に基づいてホストＭＰＵ
１がバスの使用を許可するアクノリッジ信号ＳＧ３をＤ
ＭＡＣ５に出力すると、同ＤＭＡＣ５は第二のメモリ４
に格納されているデータを１ワード、すなわち例えば４
バイト単位で第一のメモリ２に転送する。
に対しバス使用要求を行うリクエスト信号ＳＧ２を出力
し、そのリクエスト信号ＳＧ２に基づいてホストＭＰＵ
１がバスの使用を許可するアクノリッジ信号ＳＧ３をＤ
ＭＡＣ５に出力すると、同ＤＭＡＣ５は第二のメモリ４
に格納されているデータを１ワード、すなわち例えば４
バイト単位で第一のメモリ２に転送する。
【００２１】前記ＤＭＡＣ５には第一のメモリ２若しく
は第二のメモリ４に格納されているデータのワード数を
算出するワード数算出回路が内蔵されている。そのワー
ド数算出回路を図２に従って説明する。
は第二のメモリ４に格納されているデータのワード数を
算出するワード数算出回路が内蔵されている。そのワー
ド数算出回路を図２に従って説明する。
【００２２】前記ローカルＭＰＵ６から出力される書き
込みバイト数信号Ｂｎは第一のメモリ２若しくは第二の
メモリ４に書き込まれている書き込みデータのバイト数
を２進数に置き換えたものである。すなわち、書き込み
データが４バイトであれば「１００」であり、６バイト
であれば「１１０」である。
込みバイト数信号Ｂｎは第一のメモリ２若しくは第二の
メモリ４に書き込まれている書き込みデータのバイト数
を２進数に置き換えたものである。すなわち、書き込み
データが４バイトであれば「１００」であり、６バイト
であれば「１１０」である。
【００２３】そして、１ワードが４バイトで構成される
とき、下位２ビットがラッチ回路７に入力されてラッチ
され、下位２ビット以外の上位ビットがダウンカウンタ
８に格納される。
とき、下位２ビットがラッチ回路７に入力されてラッチ
され、下位２ビット以外の上位ビットがダウンカウンタ
８に格納される。
【００２４】ダウンカウンタ８には前記ホストＭＰＵ１
からアクノリッジ信号ＳＧ３が入力され、同ダウンカウ
ンタ８はＬレベルのアクノリッジ信号ＳＧ３が入力され
る度に、格納データから「１」を減算する。
からアクノリッジ信号ＳＧ３が入力され、同ダウンカウ
ンタ８はＬレベルのアクノリッジ信号ＳＧ３が入力され
る度に、格納データから「１」を減算する。
【００２５】前記ダウンカウンタ８の出力信号はＯＲ回
路９ａに入力され、同ＯＲ回路９ａの出力信号はＮＯＲ
回路１０ａと、ＯＲ回路９ｂに入力される。前記ＯＲ回
路９ｂのＨレベルの出力信号は前記リクエスト信号ＳＧ
２として前記ホストＭＰＵ１に出力される。
路９ａに入力され、同ＯＲ回路９ａの出力信号はＮＯＲ
回路１０ａと、ＯＲ回路９ｂに入力される。前記ＯＲ回
路９ｂのＨレベルの出力信号は前記リクエスト信号ＳＧ
２として前記ホストＭＰＵ１に出力される。
【００２６】また、アクノリッジ信号ＳＧ３は前記ＮＯ
Ｒ回路１０ａに入力され、同ＮＯＲ回路１０ａはアクノ
リッジ信号ＳＧ３と前記ＯＲ回路９ａの出力信号がとも
にＬレベルとなると、Ｈレベルのクリア信号ＣＬＲをフ
ラグ回路１１ａに出力する。
Ｒ回路１０ａに入力され、同ＮＯＲ回路１０ａはアクノ
リッジ信号ＳＧ３と前記ＯＲ回路９ａの出力信号がとも
にＬレベルとなると、Ｈレベルのクリア信号ＣＬＲをフ
ラグ回路１１ａに出力する。
【００２７】前記ラッチ回路７は２ビットの格納データ
をＯＲ回路９ｃと、ビット変換回路１２に出力する。前
記ＯＲ回路９ｃの出力信号は前記フラグ回路１１ａに出
力され、同フラグ回路１１ａはＯＲ回路９ｃのＨレベル
の出力信号に基づいてＨレベル、すなわち「１」のフラ
グを前記ＯＲ回路９ｂに出力する。
をＯＲ回路９ｃと、ビット変換回路１２に出力する。前
記ＯＲ回路９ｃの出力信号は前記フラグ回路１１ａに出
力され、同フラグ回路１１ａはＯＲ回路９ｃのＨレベル
の出力信号に基づいてＨレベル、すなわち「１」のフラ
グを前記ＯＲ回路９ｂに出力する。
【００２８】また、前記フラグ回路１１ａは前記ＮＯＲ
回路１０ａからＨレベルのクリア信号ＣＬＲが入力され
ると、「１」のフラグを消去するようになっている。前
記ビット変換回路１２は前記ラッチ回路７の２ビットの
出力信号、すなわち前記書き込みバイト数信号Ｂｎの下
位２ビットの信号を、図３に示す２ビットの信号Ｋ，Ｌ
に変換して加算器１３に出力する。そのビット変換回路
１２の変換動作は、書き込みバイト数信号Ｂｎの下位２
ビットの信号から「１」を減算した値、若しくは下位２
ビットの信号が「００」のときは「１１」の値を出力し
ている。
回路１０ａからＨレベルのクリア信号ＣＬＲが入力され
ると、「１」のフラグを消去するようになっている。前
記ビット変換回路１２は前記ラッチ回路７の２ビットの
出力信号、すなわち前記書き込みバイト数信号Ｂｎの下
位２ビットの信号を、図３に示す２ビットの信号Ｋ，Ｌ
に変換して加算器１３に出力する。そのビット変換回路
１２の変換動作は、書き込みバイト数信号Ｂｎの下位２
ビットの信号から「１」を減算した値、若しくは下位２
ビットの信号が「００」のときは「１１」の値を出力し
ている。
【００２９】レジスタ１４には前記ローカルＭＰＵ６か
ら２ビットの書き込み位置信号Ｉ，Ｊが入力されて格納
される。その書き込み位置信号Ｉ，Ｊは、図４に示すよ
うに１ワードを構成する４つのバイト位置ＢＴ１〜ＢＴ
４に対し、先頭から順に「００」、「０１」、「１
０」、「１１」の各２ビットの信号が設定されている。
すなわち、書き込み位置信号Ｉ，Ｊは、4つのバイト位
置ＢＴ１〜ＢＴ４の先頭を０番としたときの各バイト位
置の順番を２進数に置換した値となっている。
ら２ビットの書き込み位置信号Ｉ，Ｊが入力されて格納
される。その書き込み位置信号Ｉ，Ｊは、図４に示すよ
うに１ワードを構成する４つのバイト位置ＢＴ１〜ＢＴ
４に対し、先頭から順に「００」、「０１」、「１
０」、「１１」の各２ビットの信号が設定されている。
すなわち、書き込み位置信号Ｉ，Ｊは、4つのバイト位
置ＢＴ１〜ＢＴ４の先頭を０番としたときの各バイト位
置の順番を２進数に置換した値となっている。
【００３０】前記レジスタ１４から出力される２ビット
の出力信号Ｉ，Ｊは、前記加算器１３に出力される。加
算器１３は前記ビット変換回路１２の２ビットの出力信
号Ｋ，Ｌと、前記レジスタ１４の２ビットの出力信号
Ｉ，Ｊとを加算し、キャリーが出れば「１」をフラグ回
路１１ｂに出力し、キャリーが出なければ「０」をフラ
グ回路１１ｂに出力する。
の出力信号Ｉ，Ｊは、前記加算器１３に出力される。加
算器１３は前記ビット変換回路１２の２ビットの出力信
号Ｋ，Ｌと、前記レジスタ１４の２ビットの出力信号
Ｉ，Ｊとを加算し、キャリーが出れば「１」をフラグ回
路１１ｂに出力し、キャリーが出なければ「０」をフラ
グ回路１１ｂに出力する。
【００３１】前記フラグ回路１１ｂでは前記加算器１３
の「１」の出力信号に基づいて「１」のフラグが設定さ
れ、そのフラグを前記ＯＲ回路９ｂに出力する。前記Ｏ
Ｒ回路９ａの出力信号と、前記フラグ回路１１ａの出力
信号と、前記アクノリッジ信号ＳＧ３とはＮＯＲ回路１
０ｂに入力され、同ＮＯＲ回路１０ｂの出力信号は前記
フラグ回路１１ｂに入力される。
の「１」の出力信号に基づいて「１」のフラグが設定さ
れ、そのフラグを前記ＯＲ回路９ｂに出力する。前記Ｏ
Ｒ回路９ａの出力信号と、前記フラグ回路１１ａの出力
信号と、前記アクノリッジ信号ＳＧ３とはＮＯＲ回路１
０ｂに入力され、同ＮＯＲ回路１０ｂの出力信号は前記
フラグ回路１１ｂに入力される。
【００３２】そして、前記ＯＲ回路９ａ及び前記フラグ
回路１１ａの出力信号がＬレベルとなり、かつＬレベル
のアクノリッジ信号ＳＧ３がＮＯＲ回路１０ｂに入力さ
れると、同ＮＯＲ回路１０ｂからＨレベルのクリア信号
ＣＬＲがフラグ回路１１ｂに入力される。
回路１１ａの出力信号がＬレベルとなり、かつＬレベル
のアクノリッジ信号ＳＧ３がＮＯＲ回路１０ｂに入力さ
れると、同ＮＯＲ回路１０ｂからＨレベルのクリア信号
ＣＬＲがフラグ回路１１ｂに入力される。
【００３３】フラグ回路１１ｂはクリア信号ＣＬＲに基
づいて「１」のラッチデータを消去する。次に、上記の
ように構成されたワード数算出回路の動作を説明する。
づいて「１」のラッチデータを消去する。次に、上記の
ように構成されたワード数算出回路の動作を説明する。
【００３４】さて、ローカルＭＰＵ６により処理された
データが、第二のメモリ４に対しバイト単位で任意の位
置から書き込まれ、同第二のメモリ４に格納されたデー
タが一定量以上となると、ローカルＭＰＵ６はＤＭＡＣ
５に起動信号ＳＧ１を出力する。
データが、第二のメモリ４に対しバイト単位で任意の位
置から書き込まれ、同第二のメモリ４に格納されたデー
タが一定量以上となると、ローカルＭＰＵ６はＤＭＡＣ
５に起動信号ＳＧ１を出力する。
【００３５】このとき、ローカルＭＰＵ６はＤＭＡＣ５
に対し、起動信号ＳＧ１とともに、書き込まれたデータ
の先頭アドレス、書き込まれたデータの中で最初に有効
バイトデータが始まるバイト位置及び有効データのバイ
ト数を出力する。
に対し、起動信号ＳＧ１とともに、書き込まれたデータ
の先頭アドレス、書き込まれたデータの中で最初に有効
バイトデータが始まるバイト位置及び有効データのバイ
ト数を出力する。
【００３６】次いで、前記ＤＭＡＣ５はホストＭＰＵ１
に対しバス使用要求を行うリクエスト信号ＳＧ２を出力
し、そのリクエスト信号ＳＧ２に基づいてホストＭＰＵ
１がバスの使用を許可するアクノリッジ信号ＳＧ３をＤ
ＭＡＣ５に出力する。
に対しバス使用要求を行うリクエスト信号ＳＧ２を出力
し、そのリクエスト信号ＳＧ２に基づいてホストＭＰＵ
１がバスの使用を許可するアクノリッジ信号ＳＧ３をＤ
ＭＡＣ５に出力する。
【００３７】すると、同ＤＭＡＣ５は第二のメモリ４に
格納されているデータを１ワード、すなわち例えば４バ
イト単位で第一のメモリ２に転送する。この時、転送す
るワード数は上記ワード数算出回路で算出される。
格納されているデータを１ワード、すなわち例えば４バ
イト単位で第一のメモリ２に転送する。この時、転送す
るワード数は上記ワード数算出回路で算出される。
【００３８】すなわち、例えば図５（ａ）に示すように
書き込まれたデータＤ１〜Ｄ４が４バイトで、ワードの
先頭バイトＢＴ１から書き込まれているとすると、ワー
ド数算出回路に入力される書き込みバイト数Ｂｎは「１
００」となり、書き込み位置信号Ｉ，Ｊは「００」とな
る。
書き込まれたデータＤ１〜Ｄ４が４バイトで、ワードの
先頭バイトＢＴ１から書き込まれているとすると、ワー
ド数算出回路に入力される書き込みバイト数Ｂｎは「１
００」となり、書き込み位置信号Ｉ，Ｊは「００」とな
る。
【００３９】すると、ダウンカウンタ８には「１」が格
納され、ラッチ回路７には「００」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
納され、ラッチ回路７には「００」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
【００４０】また、ラッチ回路７の出力信号は「００」
となるため、ＯＲ回路９ｃの出力信号はＬレベルとな
り、フラグ回路１１ａにはフラグは設定されない。ま
た、ビット変換回路１２は「００」の入力信号を「１
１」の信号に変換して加算器１３に出力する。
となるため、ＯＲ回路９ｃの出力信号はＬレベルとな
り、フラグ回路１１ａにはフラグは設定されない。ま
た、ビット変換回路１２は「００」の入力信号を「１
１」の信号に変換して加算器１３に出力する。
【００４１】加算器１３では、ビット変換回路１２の
「１１」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂには「１」のフラグは
設定されない。
「１１」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂには「１」のフラグは
設定されない。
【００４２】前記リクエスト信号ＳＧ２に基づいてホス
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５は４バイトのデータＤ１〜
Ｄ４を１ワードとして第二のメモリ４から第一のメモリ
２に転送する。
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５は４バイトのデータＤ１〜
Ｄ４を１ワードとして第二のメモリ４から第一のメモリ
２に転送する。
【００４３】また、ワード数算出回路ではＬレベルのア
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなり、ＯＲ回路９ｂの入力信号
はすべてＬレベルとなるため、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなり、ＯＲ回路９ｂの入力信号
はすべてＬレベルとなるため、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
【００４４】また、図５（ｂ）に示すように先頭から２
番目のバイト位置ＢＴ２から４バイトのデータＤ１〜Ｄ
４が書き込まれている場合には、ワード数算出回路に入
力される書き込みバイト数Ｂｎは同じく「１００」とな
り、書き込み位置信号Ｉ，Ｊは「０１」となる。
番目のバイト位置ＢＴ２から４バイトのデータＤ１〜Ｄ
４が書き込まれている場合には、ワード数算出回路に入
力される書き込みバイト数Ｂｎは同じく「１００」とな
り、書き込み位置信号Ｉ，Ｊは「０１」となる。
【００４５】すると、ダウンカウンタ８には「１」が格
納され、ラッチ回路７には「００」がラッチされ、レジ
スタ１４には「０１」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
納され、ラッチ回路７には「００」がラッチされ、レジ
スタ１４には「０１」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
【００４６】また、ラッチ回路７の出力信号は「００」
となるため、ＯＲ回路９ｃの出力信号はＬレベルとな
り、フラグ回路１１ａにはフラグは設定されない。ま
た、ビット変換回路１２は「００」の入力信号を「１
１」の信号に変換して加算器１３に出力する。
となるため、ＯＲ回路９ｃの出力信号はＬレベルとな
り、フラグ回路１１ａにはフラグは設定されない。ま
た、ビット変換回路１２は「００」の入力信号を「１
１」の信号に変換して加算器１３に出力する。
【００４７】加算器１３では、ビット変換回路１２の
「１１」の出力信号と、レジスタ１４の「０１」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じるため、フラグ回路１１ｂには「１」のフラグが設
定される。
「１１」の出力信号と、レジスタ１４の「０１」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じるため、フラグ回路１１ｂには「１」のフラグが設
定される。
【００４８】前記リクエスト信号ＳＧ２に基づいてホス
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の３バイトのデータＤ１〜Ｄ３を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の３バイトのデータＤ１〜Ｄ３を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
【００４９】また、ワード数算出回路ではＬレベルのア
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ｂは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
１バイトのデータＤ４を１ワードとして第二のメモリ４
から第一のメモリ２に転送する。
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ｂは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
１バイトのデータＤ４を１ワードとして第二のメモリ４
から第一のメモリ２に転送する。
【００５０】この時点では、ＮＯＲ回路１０ｂの入力信
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ｂに入力され、フラグ回路１１ｂの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ｂに入力され、フラグ回路１１ｂの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
【００５１】また、図５（ｃ），（ｄ）に示すように先
頭から３番目、若しくは４番目のバイト位置ＢＴ３，Ｂ
Ｔ４から４バイトのデータＤ１〜Ｄ４が書き込まれてい
る場合にも、ＤＭＡＣ５ではワード数算出回路が同様に
動作して、バイト位置ＢＴ１〜ＢＴ８に書き込まれてい
るデータをＤ１〜Ｄ４を２ワードとして転送する。
頭から３番目、若しくは４番目のバイト位置ＢＴ３，Ｂ
Ｔ４から４バイトのデータＤ１〜Ｄ４が書き込まれてい
る場合にも、ＤＭＡＣ５ではワード数算出回路が同様に
動作して、バイト位置ＢＴ１〜ＢＴ８に書き込まれてい
るデータをＤ１〜Ｄ４を２ワードとして転送する。
【００５２】図６（ａ）に示すように、書き込まれたデ
ータＤ１〜Ｄ５が５バイトで、ワードの先頭バイトＢＴ
１から書き込まれているとすると、ワード数算出回路に
入力される書き込みバイト数Ｂｎは「１０１」となり、
書き込み位置信号Ｉ，Ｊは「００」となる。
ータＤ１〜Ｄ５が５バイトで、ワードの先頭バイトＢＴ
１から書き込まれているとすると、ワード数算出回路に
入力される書き込みバイト数Ｂｎは「１０１」となり、
書き込み位置信号Ｉ，Ｊは「００」となる。
【００５３】すると、ダウンカウンタ８には「１」が格
納され、ラッチ回路７には「０１」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
納され、ラッチ回路７には「０１」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
【００５４】また、ラッチ回路７の出力信号は「０１」
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「０１」の入力信号を
「００」の信号に変換して加算器１３に出力する。
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「０１」の入力信号を
「００」の信号に変換して加算器１３に出力する。
【００５５】加算器１３では、ビット変換回路１２の
「００」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂにはフラグが設定され
ない。
「００」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂにはフラグが設定され
ない。
【００５６】前記リクエスト信号ＳＧ２に基づいてホス
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の４バイトのデータＤ１〜Ｄ４を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の４バイトのデータＤ１〜Ｄ４を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
【００５７】また、ワード数算出回路ではＬレベルのア
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
１バイトのデータＤ５を１ワードとして第二のメモリ４
から第一のメモリ２に転送する。
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
１バイトのデータＤ５を１ワードとして第二のメモリ４
から第一のメモリ２に転送する。
【００５８】この時点では、ＮＯＲ回路１０ａの入力信
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
【００５９】図６（ｂ）〜（ｄ）に示すように、５バイ
トのデータＤ１〜Ｄ５の書き込み位置を変えた場合に
も、ワード数算出回路の動作によりＤＭＡＣ５により２
ワードの転送動作が行われる。
トのデータＤ１〜Ｄ５の書き込み位置を変えた場合に
も、ワード数算出回路の動作によりＤＭＡＣ５により２
ワードの転送動作が行われる。
【００６０】図７（ａ）に示すように、書き込まれたデ
ータＤ１〜Ｄ６が６バイトで、ワードの先頭バイトＢＴ
１から書き込まれているとすると、ワード数算出回路に
入力される書き込みバイト数Ｂｎは「１１０」となり、
書き込み位置信号Ｉ，Ｊは「００」となる。
ータＤ１〜Ｄ６が６バイトで、ワードの先頭バイトＢＴ
１から書き込まれているとすると、ワード数算出回路に
入力される書き込みバイト数Ｂｎは「１１０」となり、
書き込み位置信号Ｉ，Ｊは「００」となる。
【００６１】すると、ダウンカウンタ８には「１」が格
納され、ラッチ回路７には「１０」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
納され、ラッチ回路７には「１０」がラッチされ、レジ
スタ１４には「００」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
【００６２】また、ラッチ回路７の出力信号は「１０」
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「１０」の入力信号を
「０１」の信号に変換して加算器１３に出力する。
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「１０」の入力信号を
「０１」の信号に変換して加算器１３に出力する。
【００６３】加算器１３では、ビット変換回路１２の
「０１」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂにはフラグが設定され
ない。
「０１」の出力信号と、レジスタ１４の「００」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じないため、フラグ回路１１ｂにはフラグが設定され
ない。
【００６４】前記リクエスト信号ＳＧ２に基づいてホス
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の４バイトのデータＤ１〜Ｄ４を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の４バイトのデータＤ１〜Ｄ４を１ワードとして第二
のメモリ４から第一のメモリ２に転送する。
【００６５】また、ワード数算出回路ではＬレベルのア
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
２バイトのデータＤ５，Ｄ６を１ワードとして第二のメ
モリ４から第一のメモリ２に転送する。
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａは「１」を出力
しているので、ＯＲ回路９ｂからリクエスト信号ＳＧ２
が出力され続ける。そして、そのリクエスト信号ＳＧ２
に基づいてＤＭＡＣ５にアクノリッジ信号ＳＧ３が入力
されると、同ＤＭＡＣ５はバイト位置ＢＴ５〜ＢＴ８の
２バイトのデータＤ５，Ｄ６を１ワードとして第二のメ
モリ４から第一のメモリ２に転送する。
【００６６】この時点では、ＮＯＲ回路１０ａの入力信
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているので、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
【００６７】図７（ｂ），（ｃ）に示すように、６バイ
トのデータＤ１〜Ｄ６の書き込み位置を変えた場合に
も、ワード数算出回路の動作によりＤＭＡＣ５により２
ワードの転送動作が行われる。
トのデータＤ１〜Ｄ６の書き込み位置を変えた場合に
も、ワード数算出回路の動作によりＤＭＡＣ５により２
ワードの転送動作が行われる。
【００６８】図７（ｄ）に示すように、書き込まれたデ
ータＤ１〜Ｄ６が６バイトで、バイト位置ＢＴ４から書
き込まれているとすると、ワード数算出回路に入力され
る書き込みバイト数Ｂｎは「１１０」となり、書き込み
位置信号Ｉ，Ｊは「１１」となる。
ータＤ１〜Ｄ６が６バイトで、バイト位置ＢＴ４から書
き込まれているとすると、ワード数算出回路に入力され
る書き込みバイト数Ｂｎは「１１０」となり、書き込み
位置信号Ｉ，Ｊは「１１」となる。
【００６９】すると、ダウンカウンタ８には「１」が格
納され、ラッチ回路７には「１０」がラッチされ、レジ
スタ１４には「１１」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
納され、ラッチ回路７には「１０」がラッチされ、レジ
スタ１４には「１１」が格納される。ダウンカウンタ８
から出力される「１」のデータに基づいて、ＯＲ回路９
ａはＨレベルの信号をＯＲ回路９ｂに出力し、ＯＲ回路
９ｂはそのＨレベルの入力信号に基づいてリクエスト信
号ＳＧ２を出力する。
【００７０】また、ラッチ回路７の出力信号は「１０」
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「１０」の入力信号を
「０１」の信号に変換して加算器１３に出力する。
となるため、ＯＲ回路９ｃの出力信号はＨレベルとな
り、フラグ回路１１ａには「１」のフラグが設定され
る。また、ビット変換回路１２は「１０」の入力信号を
「０１」の信号に変換して加算器１３に出力する。
【００７１】加算器１３では、ビット変換回路１２の
「０１」の出力信号と、レジスタ１４の「１１」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じるため、フラグ回路１１ｂには「１」のフラグが設
定される。
「０１」の出力信号と、レジスタ１４の「１１」の出力
信号とを加算する。すると、加算器１３ではキャリーが
生じるため、フラグ回路１１ｂには「１」のフラグが設
定される。
【００７２】前記リクエスト信号ＳＧ２に基づいてホス
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の１バイトのデータＤ１を１ワードとして第二のメモ
リ４から第一のメモリ２に転送する。
トＭＰＵ１からアクノリッジ信号ＳＧ３がＤＭＡＣ５に
入力されると、同ＤＭＡＣ５はバイト位置ＢＴ１〜ＢＴ
４の１バイトのデータＤ１を１ワードとして第二のメモ
リ４から第一のメモリ２に転送する。
【００７３】また、ワード数算出回路ではＬレベルのア
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａ，１１ｂは
「１」を出力しているので、ＯＲ回路９ｂからリクエス
ト信号ＳＧ２が出力され続ける。そして、そのリクエス
ト信号ＳＧ２に基づいてＤＭＡＣ５にアクノリッジ信号
ＳＧ３が入力されると、同ＤＭＡＣ５はバイト位置ＢＴ
５〜ＢＴ８の４バイトのデータＤ２〜Ｄ５を１ワードと
して第二のメモリ４から第一のメモリ２に転送する。
クノリッジ信号ＳＧ３に基づいてダウンカウンタ８が格
納データから「１」を減算する。すると、ＯＲ回路９ａ
の出力信号はＬレベルとなるが、アクノリッジ信号ＳＧ
３が入力された時点でフラグ回路１１ａ，１１ｂは
「１」を出力しているので、ＯＲ回路９ｂからリクエス
ト信号ＳＧ２が出力され続ける。そして、そのリクエス
ト信号ＳＧ２に基づいてＤＭＡＣ５にアクノリッジ信号
ＳＧ３が入力されると、同ＤＭＡＣ５はバイト位置ＢＴ
５〜ＢＴ８の４バイトのデータＤ２〜Ｄ５を１ワードと
して第二のメモリ４から第一のメモリ２に転送する。
【００７４】この時点では、ＮＯＲ回路１０ａの入力信
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているが、フラグ回路１１ｂにはフラ
グ「１」が維持されているので、リクエスト信号ＳＧ２
が出力され続ける。
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ａに入力され、フラグ回路１１ａの「１」の
フラグが消去されているが、フラグ回路１１ｂにはフラ
グ「１」が維持されているので、リクエスト信号ＳＧ２
が出力され続ける。
【００７５】そのリクエスト信号ＳＧ２に基づいて、再
度アクノリッジ信号ＳＧ３が入力されると、ＤＭＡＣ５
はバイト位置ＢＴ９〜ＢＴ１２の１バイトのデータＤ６
を１ワードとして第二のメモリ４から第一のメモリ２に
転送する。
度アクノリッジ信号ＳＧ３が入力されると、ＤＭＡＣ５
はバイト位置ＢＴ９〜ＢＴ１２の１バイトのデータＤ６
を１ワードとして第二のメモリ４から第一のメモリ２に
転送する。
【００７６】この時点では、ＮＯＲ回路１０ｂの入力信
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ｂに入力され、フラグ回路１１ｂの「１」の
フラグが消去されているため、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
号がすべてＬレベルとなって、クリア信号ＣＬＲがフラ
グ回路１１ｂに入力され、フラグ回路１１ｂの「１」の
フラグが消去されているため、リクエスト信号ＳＧ２の
出力は停止され、ＤＭＡＣ５の転送動作は終了する。
【００７７】従って、図７（ｄ）に示すように６バイト
のデータＤ１〜Ｄ６をバイト位置ＢＴ４から書き始めた
場合には、同データＤ１〜Ｄ６が３ワードとして転送さ
れる。
のデータＤ１〜Ｄ６をバイト位置ＢＴ４から書き始めた
場合には、同データＤ１〜Ｄ６が３ワードとして転送さ
れる。
【００７８】また、図８に示すように７バイトのデータ
を転送する場合には、同図（ａ），（ｂ）に示すバイト
位置で書き込まれていると、上記のような動作に基づい
て２ワードとして転送される。また、同図（ｃ），
（ｄ）に示す書き込み位置で書き込まれていると、上記
のような動作に基づいて３ワードとして転送される。
を転送する場合には、同図（ａ），（ｂ）に示すバイト
位置で書き込まれていると、上記のような動作に基づい
て２ワードとして転送される。また、同図（ｃ），
（ｄ）に示す書き込み位置で書き込まれていると、上記
のような動作に基づいて３ワードとして転送される。
【００７９】上記実施例では、４バイトを１ワードとし
て転送する構成としたが、例えば８バイトを１ワードと
して転送する場合には、上記ワード数算出回路を次に示
すように設定すればよい。
て転送する構成としたが、例えば８バイトを１ワードと
して転送する場合には、上記ワード数算出回路を次に示
すように設定すればよい。
【００８０】すなわち、前記ラッチ回路７には書き込み
バイト数信号Ｂｎの下位３ビットを入力し、ダウンカウ
ンタ８にはその上位ビットを入力する。前記レジスタ１
４には、図９に示すように書き込みを開始する各バイト
位置ＢＴ１〜ＢＴ８に対し、書き込み位置信号Ｐ，Ｑ，
Ｒをそれぞれ入力する。
バイト数信号Ｂｎの下位３ビットを入力し、ダウンカウ
ンタ８にはその上位ビットを入力する。前記レジスタ１
４には、図９に示すように書き込みを開始する各バイト
位置ＢＴ１〜ＢＴ８に対し、書き込み位置信号Ｐ，Ｑ，
Ｒをそれぞれ入力する。
【００８１】また、ビット変換回路１２では書き込みバ
イト数信号Ｂｎの下位３ビットを、図１０に示す信号
Ｘ，Ｙ，Ｚに変換するように設定する。このようなワー
ド数算出回路により、書き込みバイト数Ｂｎ及び書き込
み位置信号Ｐ，Ｑ，Ｒに基づいて、ワード数を算出し、
算出されたワード数に基づいて転送動作を行うことが可
能となる。
イト数信号Ｂｎの下位３ビットを、図１０に示す信号
Ｘ，Ｙ，Ｚに変換するように設定する。このようなワー
ド数算出回路により、書き込みバイト数Ｂｎ及び書き込
み位置信号Ｐ，Ｑ，Ｒに基づいて、ワード数を算出し、
算出されたワード数に基づいて転送動作を行うことが可
能となる。
【００８２】以上のようにこのワード数算出回路では、
書き込みバイト数Ｂｎと、書き込み位置信号に基づい
て、必要なワード数の転送動作を行うためのリクエスト
信号ＳＧ２を出力することができ、その回路構成は簡便
である。
書き込みバイト数Ｂｎと、書き込み位置信号に基づい
て、必要なワード数の転送動作を行うためのリクエスト
信号ＳＧ２を出力することができ、その回路構成は簡便
である。
【００８３】
【発明の効果】以上詳述したように、この発明はワード
の途中のバイト位置から書き込まれた任意バイト数のデ
ータのワード数を簡単な回路構成で算出して、当該デー
タの転送処理速度を向上させ得るデータ処理装置を提供
することができる優れた効果を発揮する。
の途中のバイト位置から書き込まれた任意バイト数のデ
ータのワード数を簡単な回路構成で算出して、当該デー
タの転送処理速度を向上させ得るデータ処理装置を提供
することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例のワード数算出回路を示すブロック図
である。
である。
【図３】１ワードが４バイトで構成される場合のビット
変換回路における変換テーブルを示す説明図である。
変換回路における変換テーブルを示す説明図である。
【図４】１ワードが４バイトで構成される場合の書き込
み位置信号を生成するための変換テーブルを示す説明図
である。
み位置信号を生成するための変換テーブルを示す説明図
である。
【図５】４バイトのデータの書き込み状態を示す説明図
である。
である。
【図６】５バイトのデータの書き込み状態を示す説明図
である。
である。
【図７】６バイトのデータの書き込み状態を示す説明図
である。
である。
【図８】７バイトのデータの書き込み状態を示す説明図
である。
である。
【図９】１ワードが８バイトで構成される場合の書き込
み位置信号を生成するための変換テーブルを示す説明図
である。
み位置信号を生成するための変換テーブルを示す説明図
である。
【図１０】１ワードが８バイトで構成される場合のビッ
ト変換回路における変換テーブルを示す説明図である。
ト変換回路における変換テーブルを示す説明図である。
【図１１】データ処理装置を示すブロック図である。
２，４ データ格納装置
５ データ転送処理装置
Ｃ 中央処理装置
Ｂ バス
Ｗ ワード数算出回路
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/28
Claims (5)
- 【請求項１】 中央処理装置（Ｃ）と、 複数のデータ格納装置（２，４）と、 複数のバイトで１ワードが構成される任意ワード数の転
送データを、前記中央処理装置の応答に基づいて、前記
データ格納装置（２，４）間で１ワードずつ転送するデ
ータ転送処理装置と、 を備えたデータ転送装置であって、 前記転送データの書込みバイト数と、前記転送データの
書込み開始バイト位置とに基づいて、転送ワード数を算
出するワード数算出回路（Ｗ）を備え、 前記ワード数算出回路は、 １ワードが２nバイトで構成されるとき、アクノリッジ
信号に基づいて２進数の前記書込みバイト数の下位ｎビ
ット以外の上位ビットの値に対して演算を行い演算結果
を出力する第一の算出回路（８，９ａ）と、 前記下位ｎビットの値が「０」以外のときフラグ信号を
出力する第二の算出回路（７，９ｃ，１１ａ）と、 前記下位ｎビットを変換した値と２進数の前記書込み開
始バイト位置とを加算して、キャリーが生じたときキャ
リー信号を出力する第三の算出回路（１２，１３）と、 前記演算結果と前記フラグ信号と前記キャリー信号とに
基づいてリクエスト信号を出力する第四の算出回路（９
ｂ）とを備える ことを特徴とするデータ転送装置。 - 【請求項２】 前記第一の算出回路は、 前記アクノリッジ信号に基づいて前記上位ビットから所
定数を減算するダウンカウンタを備える ことを特徴とす
る請求項１記載のデータ転送装置。 - 【請求項３】 前記アクノリッジ信号と前記演算結果と
に基づいて前記フラグ信号をクリアするクリア回路（１
０ａ）を備えることを特徴とする請求項１又は２記載の
データ転送装置。 - 【請求項４】 前記演算結果と前記フラグ信号と前記ア
クノリッジ信号とに基づいて前記キャリー信号をクリア
する第二のクリア回路（１０ｂ）を備えるこ とを特徴と
する請求項１、請求項２又は請求項３記載のデータ転送
装置。 - 【請求項５】 複数のバイトで１ワードが構成される任
意ワード数の転送データを、中央処理装置の応答に基づ
いて、複数のデータ格納装置間で１ワードずつ転送する
データ転送処理方法において、 １ワードが２ n バイトで構成されるとき、アクノリッジ
信号に基づいて２進数の書込みバイト数の下位ｎビット
以外の上位ビットの値に対して演算を行って演算結果を
出力し、 前記下位ｎビットの値が「０」以外のときにフラグ信号
を出力し、 前記下位ｎビットを変換した値と２進数の書込み開始バ
イト位置とを加算して、キャリーが生じたときにキャリ
ー信号を出力し、 前記演算結果と前記フラグ信号と前記キャリー信号とに
基づいてリクエスト信号を出力し、 前記リクエスト信号入力基づいて前記複数のデータ格納
装置間でデータ転送を行うことを特徴とするデータ転送
処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06076793A JP3471384B2 (ja) | 1993-03-19 | 1993-03-19 | データ転送装置及びデータ転送処理方法 |
| US08/529,174 US5581711A (en) | 1993-03-19 | 1995-09-15 | Method and apparatus for determining the number of words of transferred data in a digital data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06076793A JP3471384B2 (ja) | 1993-03-19 | 1993-03-19 | データ転送装置及びデータ転送処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06274447A JPH06274447A (ja) | 1994-09-30 |
| JP3471384B2 true JP3471384B2 (ja) | 2003-12-02 |
Family
ID=13151763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06076793A Expired - Fee Related JP3471384B2 (ja) | 1993-03-19 | 1993-03-19 | データ転送装置及びデータ転送処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5581711A (ja) |
| JP (1) | JP3471384B2 (ja) |
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| US5862407A (en) * | 1996-03-15 | 1999-01-19 | Rendition, Inc. | System for performing DMA byte swapping within each data element in accordance to swapping indication bits within a DMA command |
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| JPH0520263A (ja) * | 1991-07-15 | 1993-01-29 | Nec Corp | データ転送制御装置 |
| US5386532A (en) * | 1991-12-30 | 1995-01-31 | Sun Microsystems, Inc. | Method and apparatus for transferring data between a memory and a plurality of peripheral units through a plurality of data channels |
-
1993
- 1993-03-19 JP JP06076793A patent/JP3471384B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-15 US US08/529,174 patent/US5581711A/en not_active Expired - Lifetime
Also Published As
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| JPH06274447A (ja) | 1994-09-30 |
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