JPS61255456A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPS61255456A JPS61255456A JP9627585A JP9627585A JPS61255456A JP S61255456 A JPS61255456 A JP S61255456A JP 9627585 A JP9627585 A JP 9627585A JP 9627585 A JP9627585 A JP 9627585A JP S61255456 A JPS61255456 A JP S61255456A
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- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、 ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）転送方式に関し、詳しくは１ワードの
ビット配列変換回路を備えたＤＭＡコントローラの転送
方式％式％ 従来１例えば、ファクシミリやコンピュータ（パーソナ
ルコンピュータ）等を使用する場合、書画情報や符号化
情報等のデータをワード（またはバイト）単位で扱うこ
とが多いが、１ワード中のデータの第１ビツト目は、フ
ァクシミリの場合にはＬ Ｓ Ｂ （Ｌ ｅａｓｔ、
Ｓ １ｇｎ１ｆｉｃａｎｔ Ｂ ｉｔ） 、つまり
最下位のビットから最上位のビットに向う順に転送し、
またコンピュータやパーソナルコンピュータの場合には
ＭＳＢ（Ｍｏｓｔ、 ５１ｇｎ１ｆｉｃａｎｔ Ｂｉ
ｔ）。
Ａｃｃｅｓｓ）転送方式に関し、詳しくは１ワードの
ビット配列変換回路を備えたＤＭＡコントローラの転送
方式％式％ 従来１例えば、ファクシミリやコンピュータ（パーソナ
ルコンピュータ）等を使用する場合、書画情報や符号化
情報等のデータをワード（またはバイト）単位で扱うこ
とが多いが、１ワード中のデータの第１ビツト目は、フ
ァクシミリの場合にはＬ Ｓ Ｂ （Ｌ ｅａｓｔ、
Ｓ １ｇｎ１ｆｉｃａｎｔ Ｂ ｉｔ） 、つまり
最下位のビットから最上位のビットに向う順に転送し、
またコンピュータやパーソナルコンピュータの場合には
ＭＳＢ（Ｍｏｓｔ、 ５１ｇｎ１ｆｉｃａｎｔ Ｂｉ
ｔ）。
つまり最上位のビットから最下位のビットに向う順に転
送されている。従って、ファクシミリ装置からコンピュ
ータにデータを転送する場合には、ビット配列が逆方向
となる。このような異ったシステム相互間のデータ転送
では、従来より、ビット配列を変換する専用のハードウ
ェアあるいはソフトウェア（プログラムによる配列変換
）が使用されている、そして、データ転送路の途中にビ
ット配列変換回路を設けているので、特別にハードウェ
アを追加しなければならず、また配列変換の処理時間だ
け転送時間が遅くなっている。
送されている。従って、ファクシミリ装置からコンピュ
ータにデータを転送する場合には、ビット配列が逆方向
となる。このような異ったシステム相互間のデータ転送
では、従来より、ビット配列を変換する専用のハードウ
ェアあるいはソフトウェア（プログラムによる配列変換
）が使用されている、そして、データ転送路の途中にビ
ット配列変換回路を設けているので、特別にハードウェ
アを追加しなければならず、また配列変換の処理時間だ
け転送時間が遅くなっている。
第４図は、パーソナルコンピュータとファクシミリ装置
を結合し１画像情報を転送するシステムの概略図である
。
を結合し１画像情報を転送するシステムの概略図である
。
第４図においては２例えば、ファクシミリ装置２２のス
キャナーで読取った画像情報をパーソナルコンピュータ
２１に送り、その情報に対して加工したり、またパーソ
ナルコンピュータ２１の内部にある画像情報をファクシ
ミリ装置！！２２に送り、プロッタに出力してハードコ
ピーを得る等の処理が行われる。一般的には、パーソナ
ルコンピュータ２１とファクシミリ装置２２間のデータ
転送には、８ビツト、１６ビツト、または３２ビツト等
のパスが使われることが普通である。
キャナーで読取った画像情報をパーソナルコンピュータ
２１に送り、その情報に対して加工したり、またパーソ
ナルコンピュータ２１の内部にある画像情報をファクシ
ミリ装置！！２２に送り、プロッタに出力してハードコ
ピーを得る等の処理が行われる。一般的には、パーソナ
ルコンピュータ２１とファクシミリ装置２２間のデータ
転送には、８ビツト、１６ビツト、または３２ビツト等
のパスが使われることが普通である。
第５図（ａ）、（ｂ）は、それぞれ第４図におけるパー
ソナルコンピュータのデータの配列およびファクシミリ
装置のデータの配列を示す図である。
ソナルコンピュータのデータの配列およびファクシミリ
装置のデータの配列を示す図である。
一般的に、パーソナルコンピュータ２１の内部での画像
情報等のデータは、１バイト（１ワード）中では、第５
図（ａ）に示すように、第１ビツト目はＭＳＢ、つまり
ビット７が先頭になることが多い、また、ファクシミリ
装置２２の内部での画像情報のデータは、１バイト（１
ワード）中では、第５図（ｂ）に示すように、第１ビツ
ト目はＬＳＢ。
情報等のデータは、１バイト（１ワード）中では、第５
図（ａ）に示すように、第１ビツト目はＭＳＢ、つまり
ビット７が先頭になることが多い、また、ファクシミリ
装置２２の内部での画像情報のデータは、１バイト（１
ワード）中では、第５図（ｂ）に示すように、第１ビツ
ト目はＬＳＢ。
つまりビット０が先頭になることが多い。従って、両者
の間でデータの転送を行う場合には、どこかで１バイト
（１ワード）中のビット配列を変換する必要がある。
の間でデータの転送を行う場合には、どこかで１バイト
（１ワード）中のビット配列を変換する必要がある。
第６図は、従来のビット配列変換回路の接続図である。
従来、１バイト（１ワード）中のビット配列を変換する
ため、パーソナルコンピュータ２１とファクシミリ装［
２２の間のコネクタ部２３の結線をＬＳＢ側とＭＳＢ側
とで逆向きに接続すること等が行われている。なお、２
４は８ビツトバス、２５は制御信号線である。しかし、
この場合、無条件にＬＳＢとＭＳＢとが反転してしまう
ため、データのみならずコマンド／レスポンス等の制御
情報も反転してしまい、汎用性を失うことになる。
ため、パーソナルコンピュータ２１とファクシミリ装［
２２の間のコネクタ部２３の結線をＬＳＢ側とＭＳＢ側
とで逆向きに接続すること等が行われている。なお、２
４は８ビツトバス、２５は制御信号線である。しかし、
この場合、無条件にＬＳＢとＭＳＢとが反転してしまう
ため、データのみならずコマンド／レスポンス等の制御
情報も反転してしまい、汎用性を失うことになる。
また、結線を加工しない場合では、パーソナルコンピュ
ータ側のソフトウェアにより、ビット配列を変換するこ
とが行われている。しかし、この場合、画像情報等の多
情報を処理するためには、多くの時間を必要とするため
、ＣＰＵの処理効率を落とすことになる。
ータ側のソフトウェアにより、ビット配列を変換するこ
とが行われている。しかし、この場合、画像情報等の多
情報を処理するためには、多くの時間を必要とするため
、ＣＰＵの処理効率を落とすことになる。
目 的
本発明の目的は、このような従来の問題を解決し、デー
タを転送する際の１ワード（バイト）の第１ビツト目が
ＬＳＢであるシステムとＭＳＢであるシステムとの間で
データ転送する場合、ビット配列を変換するための特別
なハードウェアを必要とせず、かつビット配列変換の処
理時間を無視できるＤＭＡ転送方式を提供することにあ
る。
タを転送する際の１ワード（バイト）の第１ビツト目が
ＬＳＢであるシステムとＭＳＢであるシステムとの間で
データ転送する場合、ビット配列を変換するための特別
なハードウェアを必要とせず、かつビット配列変換の処
理時間を無視できるＤＭＡ転送方式を提供することにあ
る。
構 成 ゛
上記目的を達成するため、本発明のＤＭＡ転送方式は、
複数ビットからなる１ワードデータをソース側からデス
ティネーション側にメモリと人出カブバイス相互間で転
送するため、一時的に転送データを記憶するテンポラリ
・レジスタを備えたＤＭＡコントローラにおいて、該テ
ンポラリ・レジスタにビット配列変換手段を接続し、該
変換手段により上記テンポラリ・レジスタの嘗込み時ま
たは読出し時に、データのビット配列を変換することに
特徴がある。
複数ビットからなる１ワードデータをソース側からデス
ティネーション側にメモリと人出カブバイス相互間で転
送するため、一時的に転送データを記憶するテンポラリ
・レジスタを備えたＤＭＡコントローラにおいて、該テ
ンポラリ・レジスタにビット配列変換手段を接続し、該
変換手段により上記テンポラリ・レジスタの嘗込み時ま
たは読出し時に、データのビット配列を変換することに
特徴がある。
以下１本発明の構成を、実施例により説明する。
第２図は、ＤＭＡコントローラ内部のテンポラリレジス
タの構成図である。第２図において、１０はテンポラリ
レジスタ、１５はアウトプット・ゲート、２０はＣＰＵ
バスである。
タの構成図である。第２図において、１０はテンポラリ
レジスタ、１５はアウトプット・ゲート、２０はＣＰＵ
バスである。
通常、パーソナルコンピュータやファクシミリ等は、Ｄ
ＭＡ制御、つまり入出力機器から直接メモリに対してデ
ータ転送を行っており、そのため、内部にＤＭＡコント
ローラを備えているのが普通である。しかし、従来のＤ
ＭＡコントローラには。
ＭＡ制御、つまり入出力機器から直接メモリに対してデ
ータ転送を行っており、そのため、内部にＤＭＡコント
ローラを備えているのが普通である。しかし、従来のＤ
ＭＡコントローラには。
データの加工（例えば、ビット配列の変換等）を行う機
能は備えられていない、ＤＭＡコントローラがＤＭＡ制
御を行うときには、先ず、ソース側のアドレスやｇＪ御
信号を出力し、ソース側（例えば、入出力機器側）から
のデータをＣＰＵバス２０に出力させて、そのデータを
テンポラリレジスタ１０に一時蓄える。バス２０のビッ
ト数とテンポラリレジスタｌＯのビット数とは、同じに
なっているものとする。その後、ＤＭＡコントローラは
、デスティネーション側（例えば、メモリ側）のアドレ
スや制御信号を出力し、さらにテンポラリレジスタ１０
に格納されているデータをＣＰＵバス２０に出力して、
１回のＤＭＡサイクルを終了する。
能は備えられていない、ＤＭＡコントローラがＤＭＡ制
御を行うときには、先ず、ソース側のアドレスやｇＪ御
信号を出力し、ソース側（例えば、入出力機器側）から
のデータをＣＰＵバス２０に出力させて、そのデータを
テンポラリレジスタ１０に一時蓄える。バス２０のビッ
ト数とテンポラリレジスタｌＯのビット数とは、同じに
なっているものとする。その後、ＤＭＡコントローラは
、デスティネーション側（例えば、メモリ側）のアドレ
スや制御信号を出力し、さらにテンポラリレジスタ１０
に格納されているデータをＣＰＵバス２０に出力して、
１回のＤＭＡサイクルを終了する。
本発明においては、バイト（ワード）のビット配列を変
換する場合、それをＤＭＡ転送中に実行するため、ビッ
ト配列変換部を通常ＬＳＩに組み込まれているＤＭＡコ
ントローラ中に収納する。これによって、特別なハード
ウェアは不要となり、またこのための処理時間も無視で
きるようになる。
換する場合、それをＤＭＡ転送中に実行するため、ビッ
ト配列変換部を通常ＬＳＩに組み込まれているＤＭＡコ
ントローラ中に収納する。これによって、特別なハード
ウェアは不要となり、またこのための処理時間も無視で
きるようになる。
その場合、ＤＭＡコントローラ内で、ビット配列変換の
有無１種類等を自由に選択できるようにし、かつＬＳＩ
等に組み込むことにより、コストアップを殆んどなくし
ている。
有無１種類等を自由に選択できるようにし、かつＬＳＩ
等に組み込むことにより、コストアップを殆んどなくし
ている。
第１図は、本発明の一実施例を示すＤＭＡコントローラ
の構成図である。
の構成図である。
第１図において、１１〜１４はビット配列変換を行う変
換回路、１５〜１８はアウトプット・ゲート、１０と２
０は第２＠と同じテンポラリレジスタおよびＣＰＵバス
、ｎはＣＰＵバスのビット数である。
換回路、１５〜１８はアウトプット・ゲート、１０と２
０は第２＠と同じテンポラリレジスタおよびＣＰＵバス
、ｎはＣＰＵバスのビット数である。
なお、第１因においては、テンポラリレジスタ１０の出
力側に複数個の変換回路１１〜１４が接続されており、
レジスタ１０の読出し時にビット変換が行われるが、レ
ジスタ１０の入力側にこれら複数個の変換回路１１〜１
４を接続して、レジスタ１０の書込み時にビット変換を
行うことも勿論可能である。
力側に複数個の変換回路１１〜１４が接続されており、
レジスタ１０の読出し時にビット変換が行われるが、レ
ジスタ１０の入力側にこれら複数個の変換回路１１〜１
４を接続して、レジスタ１０の書込み時にビット変換を
行うことも勿論可能である。
第１図では、テンポラリレジスタ１０からＣＰＵバス２
０への出力時に、変換１から変換４までの４通りの変換
回路１１〜１４の１つが選択できるようになっている。
０への出力時に、変換１から変換４までの４通りの変換
回路１１〜１４の１つが選択できるようになっている。
テンポラリレジスタ１０からの出力時に、どの変換回路
を選択するかを、あらかじめＤＭＡコントローラのコマ
ンドレジスタ（図示省略）等に指示しておくことにより
、その内容によって出力イネーブルＯＥＩ〜ＯＥ４の１
つを制御してアウトプット・ゲートＩＩ〜１４の１つを
起動させ、変換された出力データをＣＰＵバス２０に出
す。
を選択するかを、あらかじめＤＭＡコントローラのコマ
ンドレジスタ（図示省略）等に指示しておくことにより
、その内容によって出力イネーブルＯＥＩ〜ＯＥ４の１
つを制御してアウトプット・ゲートＩＩ〜１４の１つを
起動させ、変換された出力データをＣＰＵバス２０に出
す。
第３図（ａ）〜（ｄ）は、第１図のＣＰＵバスを１６ビ
ツトとした時の変換回路の詳細図である。
ツトとした時の変換回路の詳細図である。
変換回路１１〜１４は、その入力と出力との結線のみが
具なっているものである。第３図（ａ）は、従来通りの
無変換、つまり入力ＢＯ””’Ｂ１！５に出力Ｉ）ｏ−
Ｉ）ｉｓがそれぞれ対応している。第３図（ｂ）は、Ｍ
ＳＢとＬＳＢを反転させるもので、入力ＢＯ””３１Ｂ
に出力Ｄｉｒ、〜Ｄｏがそれぞれ対応している。第３図
（Ｃ）は、バイト（８ビツト）を反転させたもので、入
力Ｂｏ−８７に出力Ｄ８〜Ｄ１Ｂを、入力Ｂ８〜Ｂ１５
に出力り、−Ｄ７を、それぞれ対応させている。第３図
（ｄ）は、バイト（８ビツト）を反転し、さらにビット
も反転させるもので、入力Ｂ、−８７に出力Ｄ７〜Ｄｏ
を、入力８８〜ＢＩＢに出力［）ｔｓ〜Ｄ８を、それぞ
れ対応させている。
具なっているものである。第３図（ａ）は、従来通りの
無変換、つまり入力ＢＯ””’Ｂ１！５に出力Ｉ）ｏ−
Ｉ）ｉｓがそれぞれ対応している。第３図（ｂ）は、Ｍ
ＳＢとＬＳＢを反転させるもので、入力ＢＯ””３１Ｂ
に出力Ｄｉｒ、〜Ｄｏがそれぞれ対応している。第３図
（Ｃ）は、バイト（８ビツト）を反転させたもので、入
力Ｂｏ−８７に出力Ｄ８〜Ｄ１Ｂを、入力Ｂ８〜Ｂ１５
に出力り、−Ｄ７を、それぞれ対応させている。第３図
（ｄ）は、バイト（８ビツト）を反転し、さらにビット
も反転させるもので、入力Ｂ、−８７に出力Ｄ７〜Ｄｏ
を、入力８８〜ＢＩＢに出力［）ｔｓ〜Ｄ８を、それぞ
れ対応させている。
このように、システムで必要とするビット配列変換のす
べての種類を、ＤＭＡコントローラの内部に格納してお
くことにより、その中の１つを自由に選択して変換する
ことができる。ハードウェアとした増加するのは、変換
回路１１〜１４に付加されるアウトプット・ゲート１５
〜１８のみであり、これらもＬＳＩ内部に収納すれば、
コストアップ等は殆んどない、また、ＤＭＡ転送の速度
も低下させなくてすむ。
べての種類を、ＤＭＡコントローラの内部に格納してお
くことにより、その中の１つを自由に選択して変換する
ことができる。ハードウェアとした増加するのは、変換
回路１１〜１４に付加されるアウトプット・ゲート１５
〜１８のみであり、これらもＬＳＩ内部に収納すれば、
コストアップ等は殆んどない、また、ＤＭＡ転送の速度
も低下させなくてすむ。
効 果
以上述べたように、本発明によれば、ワード（バイト）
のビット配列を変換する場合、変換回路をＬＳＩのＤＭ
Ａコントローラ内に収納し、これをＤＭＡ転送中に実行
するので、特別なハードウェアは不要となり、変換処理
時間を無視することができる。
のビット配列を変換する場合、変換回路をＬＳＩのＤＭ
Ａコントローラ内に収納し、これをＤＭＡ転送中に実行
するので、特別なハードウェアは不要となり、変換処理
時間を無視することができる。
第１１！Ｉは本発明の一実施例を示すＤＭＡコントロー
ラのブロック回、第２図は改良される前のＤＭＡコント
ローラのブロック図、第３図は第１図におけるビット配
列変換回路の詳細図、第４図。 第５図および第６図は従来のパーソナルコンピュータと
ファクシミリ装置を結合し、画像情報を転送するシステ
ムと、ビット配列の変換の説明図である。 １０：テンポラリレジスタ、１１〜１４；変換回路、１
５〜１８ニアウドプツト・ゲート、２０：ＣＰＵバス、
２１：パーソナルコンピュータ、２２：ファクシミリ装
置。 第１図 第 ２ 図 第３図 ＤＤ ・・・・・・・・・・・・ Ｄ、 Ｄ。 ＤＤ・・・・・ＤｏＤｌ、・・・・・Ｄ、Ｄ８Ｄ Ｄ
・・・・・Ｄ１５Ｄｏ・・・・・ Ｄ６Ｄ７第４図 第 ５ 図 第６図 ２ス
ラのブロック回、第２図は改良される前のＤＭＡコント
ローラのブロック図、第３図は第１図におけるビット配
列変換回路の詳細図、第４図。 第５図および第６図は従来のパーソナルコンピュータと
ファクシミリ装置を結合し、画像情報を転送するシステ
ムと、ビット配列の変換の説明図である。 １０：テンポラリレジスタ、１１〜１４；変換回路、１
５〜１８ニアウドプツト・ゲート、２０：ＣＰＵバス、
２１：パーソナルコンピュータ、２２：ファクシミリ装
置。 第１図 第 ２ 図 第３図 ＤＤ ・・・・・・・・・・・・ Ｄ、 Ｄ。 ＤＤ・・・・・ＤｏＤｌ、・・・・・Ｄ、Ｄ８Ｄ Ｄ
・・・・・Ｄ１５Ｄｏ・・・・・ Ｄ６Ｄ７第４図 第 ５ 図 第６図 ２ス
Claims (2)
- （１）複数ビツトからなる１ワードデータをソース側か
らデステイネーシヨン側にメモリと入出力デバイス相互
間で転送するため、一時的に転送データを記憶するテン
ポラリ・レジスタを備えたＤＭＡコントローラにおいて
、該テンポラリ・レジスタにビツト配列変換手段を接続
し、該変換手段により上記テンポラリ・レジスタの書込
み時または読出し時に、データのビツト配列を変換する
ことを特徴とするＤＭＡ転送方式。 - （２）上記ビツト配列変換手段は、１個ないし種類の異
なる内容からなる複数個が設けられることを特徴とする
特許請求の範囲第１項記載のＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9627585A JPS61255456A (ja) | 1985-05-07 | 1985-05-07 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9627585A JPS61255456A (ja) | 1985-05-07 | 1985-05-07 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255456A true JPS61255456A (ja) | 1986-11-13 |
Family
ID=14160584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9627585A Pending JPS61255456A (ja) | 1985-05-07 | 1985-05-07 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191224A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ビツト順序反転回路 |
| JPS63211019A (ja) * | 1987-02-27 | 1988-09-01 | Hitachi Ltd | 直接メモリアクセス制御装置 |
| US7633508B2 (en) | 2005-09-15 | 2009-12-15 | Ricoh Company, Limited | Data transfer apparatus |
-
1985
- 1985-05-07 JP JP9627585A patent/JPS61255456A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191224A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ビツト順序反転回路 |
| JPS63211019A (ja) * | 1987-02-27 | 1988-09-01 | Hitachi Ltd | 直接メモリアクセス制御装置 |
| US7633508B2 (en) | 2005-09-15 | 2009-12-15 | Ricoh Company, Limited | Data transfer apparatus |
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