JPS63211019A - 直接メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ転送回路に関し、例えばデータフォ
ーマットの変換機能を持つ直接メモリアクセス制御装置
に利用して有効な技術に関するものである。

〔従来の技術〕

直接メモリアクセス制御装置は、マイクロプロセッサを
介在させないで、フロッピーディスクメモリ装置とＲＡ
Ｍ　（ランダム・アクセス・メモリ）装置等のような周
辺装置間での大量のデータ転送を高速に行う、このよう
な直接メモリアクセス１１１１？ｉＩ装置に関しては、
例えば■日立製作所昭和６０年９月発行ｒ日立マイクロ
コンピュータデータブック　８／１６ビツトマイクロコ
ンピユ一タ周辺ＬＳＩＪ頁１６８〜頁２０２（８ビツト
用）、頁３８９〜頁４４２（１６ビツト用）がある。

〔発明が解決しようとする問題点〕

上記のような直接メモリアクセス制御装置は、同一のデ
ータフォーマットを持つシステムにおけるデータ転送に
向けられている。ここで、データフォーマットとは、複
数バイトからなるメモリ上のデータにおける各バイトの
アドレス付けのことをいう。例えば、米国のモトローラ
社が開発したマイクロプロセッサにおていは、下位バイ
トに大きなアドレスが与えられるビッグエンディアンと
呼ばれるデータフォーマットを採用している。これに対
して、米国のインテル社が開発したマイクロプロセッサ
においては下位バイトに小さなアドレスが与えられるリ
トルエンディアンと呼ばれるデータフォーマットを採用
している。

ところで、システムの高性能化等のためにメインマイク
ロコンピュータシステムに、グラフィックエンジンボー
ドのようなＩ１０サブシステム（マイクロコンピュータ
システ）を付加するようなマルチマイクロコンピュータ
システムが考えられている。この場合、複数のシステム
間でのデータ転送が必要になる。また、異種のデータフ
ォーマットを持つシステム間のデータ転送を行う場合、
データフォーマントの変換をソフトウェアにより行わな
ければならないため、データ転送速度が極端に遅くなっ
てしまう。

この発明の目的は、データフォーマットの選択的な変換
機能を持つデータ転送回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、送信側のデータフォーマントと受信側のデー
タフォーマットを示す情報ビットと、転送方向を示す情
報ビットにより、転送すべきデータのフォーマットの選
択的な変換を行うようにするものである。

〔作　用〕

上記した手段によれば、１つのデータ転送回路を用い、
その情報ビットの設定に従い同−又は異種のデータフォ
ーマットを持つシステム間のデータ転送が行えるものと
なる。

〔実施例〕

第４図には、この発明が適用された直接メモリアクセス
制御装置を用いたマルチマイクロコンピュータシステム
の一実施例のブロック図が示されている。この実施例に
おけるマルチマイクロコンピュータシステムにおいては
、特に制限されないが、システム側とローカル側の２つ
のマイクロコンピュータシステムが対等の関係にある、
いわゆる高機能の２バス方式が採用されている。

システム側のマイクロコンピュータの基本的な構成は、
システム側のマイクロプロセッサＣＰＵ１と、メインメ
モリ装置ＭＥＭ１及び入出力装置■１０１からなる。こ
れらの各装置は、アドレスバスＳＡＢ、データバスＳＤ
Ｂ及び制御バスＳＣＢを介して相互に設される。

ローカル側のマイクロコンピュータの基本的な構成は、
ローカル側のマイクロプロセッサＣＰＵ２と、メインメ
モリ装置ＭＥＭ２及び入出力装置ｌ１０２からなる。こ
れらの各装置は、アドレスバスＬＡＢ、データバスＬＤ
Ｂ及びｌｌＪ？１１バスＬＣＢを介して相互に設される
。

直接メモリアクセス制御装置（ダイレクト・メモリ・ア
クセス・コントローラ）ＤＭＡＣは、上記システム側及
びローカル側のそれぞれのマイクロコンピュータシステ
ムのメインメモリ装置ＭＥＭ（１，２）と入出力装置Ｉ
１０　（１，２）間のデータ転送を行うことの他、２つ
のシステム間にまたがったデータ転送を行う機能及び上
記２つのシステムのデータフォーマットの変換機能が設
けられる。

上記のように２つのマイクロコンピュータシステムを対
等な関係にするため、上記直接メモリアクセス制御装置
ＤＭＡＣは、双方のデータバスＳＤＢ及びＬＤＢに結合
される図示しない双方向バッファ及び双方のアドレスバ
スＳＡＢ及びＬＡＢに結合される図示しない双方向バッ
ファが設けられる。これらの双方向バッファは、外部回
路として設けるものとしてもよい、また、直接メモリア
クセス制御装置ＤＭＡＣは、双方のマイクロコンピュー
タシステムにおける入出力袋ＷＩ１０１゜ｌ１０２とコ
ントロール線により結合され、双方のコントロールバス
ＳＣＢ及びＣＣＢに結合され入出力端子を持つ。

また、この実施例の直接メモリアクセス制御袋ｆｉＤＭ
ＡＣは、上記のようなデータフォーマットの選択的な変
換機能を持たせるため、後述するようなフォーマット変
換回路ＦＭＴＣを持つ。

また、上記それぞれの同一のシステム内でのデータ転送
及びシステム間のデータ転送を指定を可能にするため、
及び選択的なデータフォーマットの指定を可能にするた
めにレジスタＲＥＧが設けられる。

例えば、システム側のマイクロコンピュータシステムに
おいて、そのメインメモリＭＥＭ１と入出力装置１１０
１間でのデータ転送を行うとき、システムマイクロプロ
セッサｃｐＵｘは、制御バスＳＣＢを介して直接メモリ
アクセス制御袋ＷＤＭＡＣに起動をかける。直接アクセ
スメモリｌｅｌ［１１装置ＤＭＡＣは、それに対応した
バッファを動作状態にするとともに、その信号転送方向
を指示してシステム側のデータバスＳＤＢ及びアドレス
バスＳＡＢに結合される。この間、ローカル側の双方向
バッファは、非動作状態に闇かれるため、ローカル側の
マイクロコンピュータシステムは、直接メモリアクセス
制御装置ＤＭＡＣを用いるデータ転送動作を除き、その
動作を継続することができる。これによって、以下に説
明するシステム側における入出力袋２１１０１とメイン
メモリＭＥＭ１との間でのデータ転送の間、上記ローカ
ル側のマイクロコンピュータシステムがその動作を継続
するため、トータルシステムの性能を向上させることが
できる。

システムマイクロプロセッサＣＰＵ１は、上記アドレス
バスＳＡＢ及びデータバスＳＤＢ及び上記バッファを介
して上記レジスタＲＥＧを指定して、上記データ転送モ
ードに対応した情報ビットを指定するとともに、転送先
のアドレスと転送データ数を指定してバス権を直接メモ
リアクセス制御装置ＤＭＡＣに受は渡す、直接メモリア
クセス制御装置ＤＭＡＣは、指定された入出力装置■１
０１とメインメモリ装置ＭＥＭ１間でデータの転送動作
を行う。直接メモリアクセス制御装置ＤＭＡＣは、上記
データ転送が終了すると、システムマイクロプロセッサ
ＣＰＵＩに割り込みをかけて、その動作終了を知らせる
ものである。

このことは、ローカル側のマイクロコンピュータシステ
ム側においてそのメインメモリＭＥＭ　２と入出力装置
ｆｆ１０２間でのデータ転送を行う場合においても同様
である。このような同一システム内でのデータ転送の場
合、前述のようなデータフォーマットの変換が不必要で
あることから、後述するように、フォーマット変換回路
ＦＭＴＣは、伝送すべきデータをそのまま伝える動作を
行う。

また、システム側のメインメモリＭＥＭ！　　（又は入
出力袋？１１１０１）からローカル側のメインメモリＭ
ＥＭ２　（又は入出力袋ｆＮ１０２）へのデータ転送を
行う場合、システム側のマイクロプロセッサＣＰＵ１は
、制御バスＳＣＢを介して直接メモリアクセス制御袋ｇ
ＤＭＡｃに起動をかける。直接メモリアクセス制ｍ装置
ＤＭＡＣは、上記バッファを動作状態にするとともに、
その信号転送方向を指示してシステム側のデータバスＳ
ＤＢ及びアドレスバスＳＡＤに結合される。システム側
のマイクロプロセッサＣＰＵＩは、上記データバスＳＤ
Ｂ、アドレスバスＳＡＢ及びバッファを介して上記レジ
スタＲＥＧを指定して、そのデータ転送モードに従った
所定の情報ビットを指定するとともに、転送先のアドレ
スと転送データ数を指定してバス権を直接メモリアクセ
ス制御装置ＤＭＡＣに受は渡す。直接メモリアクセス制
御装置ＤＭＡＣは、上記情報ビットから、転送先がロー
カル側であると判定すると、ローカル側のマイクロプロ
セッサＣＰｔＪ２に割り込みをかけてローカルバスを解
放させる。そして、ローカル側のバスに接続されるバッ
ファを動作状態にするとともに、その転送方向を指示し
てシステム側のメインメモリＭＥＭＩ　（又は入出力装
置１１０１）からローカル側のメインメモリ装ｆｉＭＥ
Ｍ２　　（又は入出力装置１１０２）へのデータ転送動
作を行う。

直接メモリアクセス制御袋ｆＤＭＡｃは、上記デ−タ転
送動作が終了すると、マイクロプロセッサＣＰＵＩ及び
ＣＰＵ２に割り込みをかけてその動作終了を知らせるも
のである。

また、ローカル側のメインメモリＭＥＭ２　（又は入出
力装置ｌ１０２）からシステム側のメインメモリＭＥＭ
Ｉ　　（又は入出力袋ｆｌＨ１０ｆ）へのデータ転送を
行う場合、ローカル側のマイクロプロセッサＣＰＵ２は
、制御バスＬＣＢを介して直接メモリアクセス制御装置
ＤＭＡＣに起動をかける。直接メモリアクセス制御装置
ＤＭＡＣは、上記バッファを動作状態にするとともに、
その信号転送方向を指示してローカル側のデータバスＬ
ＤＢ及びアドレスバスＬＡＤに結合される。ローカル側
のマイクロプロセッサＣＰＵ２は、上記データバスＬＤ
Ｂ、アドレスバスＬＡＢ及びバッファを介して上記レジ
スタＲＥＧを指定して、そのデータ転送モードに従った
所定の情報ビットを指定するとともに、転送先のアドレ
スと転送データ数を指定してバス権を直接メモリアクセ
ス制御装置ＤＭＡＣに受は渡す、直接メモリアクセス制
御装置ＤＭＡＣは、上記情報ビットから、転送先がシス
テム側であると判定すると、システム側のマイクロプロ
セッサＣＰＵ１に割り込みをかけてシステムバスを解放
させる。そして、システム側のバスに接続されるバッフ
ァを動作状態にするとともに、その転送方向を指示して
ローカル側のメインメモリＭＥＭ２　（又は入出力装置
１１０２）からシステム側のメインメモリ装置ＭＥＭＩ
　　（又は入出力装置ｌ１０１）へのデータ転送動作を
行う。

直接メモリアクセス制御装置ＤＭＡＣは−１上記データ
転送動作が終了すると、マイクロプロセッサＣＰＵ２及
びＣＰＵＩに割り込みをかけてその動作終了を知らせる
ものである。

この実施例では、直接メモリアクセス制御装置ＤＭＡＣ
に、上記のようなレジスタＲＥＧ及びその情報ビットの
解読を行ってデータバッファ等のデータ転送回路のｕｉ
ｉ信号を形成する機能を付加することによって、上記の
ようなマルチマイクロコンビエータシステムにおける各
マイクロコンピュータシステム間でのデータ転送を実現
することができる。

上記のように、２つのシステム間にまたがったデータ転
送を行う場合、システム側のマイクロコンピュータにお
けるデータフォーマットとローカル側のデータフォーマ
ットとが異なる場合がある。

この場合には、上記レジスタＲＢＧにそのフォーマット
変換用の情報ビットを指定することによって、後述する
ようなフォーマット変換回路ＦＭＴＣによる選択的なデ
ータフォーマント変換動作が、上記データ転送動作と合
わせて行われるものである。

第１図には、上記フォーマント変換回路ＦＭＴＣの一実
施例のブロック図が示されている。

この実施例では、上記のようにシステム側のデータバス
ＳＤＢ及びローカル側のデータバスＬ　ＤＢがそれぞれ
３２ビツト構成の場合に適用される。

システム側のデータバスＳＤＢから供給されるデータは
、代表として１つのが例示的に示されているりａツクド
インバータ回路ＣＮＩからなる入力回路を介して変換部
！ＰＬＡＩの入力端子に供給される。この変換回路ＰＬ
ＡＩは、フォーマントの変換部と、無変換部の２つの回
路から構成される。

上記変換部の構成は、例えば第２図に示すように、縦方
向に配置される３２本からなる入力線と、それと交差す
るように横方向に配置される３２本からなる出力線から
構成される。上記各入力線は、上記第１図のクロックド
インバータ回路ＣＮＩに代表されるような３２個からな
るクロックドインバータ回路の出力端子に結合される。

これらの各クロックドインバータ回路の入力端子は、上
記システム側のデータバスＳＤＢにそれぞれ結合される
０例えば、このシステム側のデータバスＳＤＢにおいて
は最下位ピントＬＳＢ側から若い順にバイト単位でアド
レス番号が与えられる。

一方、３２本からなる出力線は、後述するように上記第
１図のクロックドインバータ回路ＣＮ２に代表されるよ
うな３２個からなるクロックドインバータ回路の入力端
子に結合される。これらのクロックドインバータ回路の
出力端子は、上記口−カル側のデータバスＬ　Ｄ　Ｈに
結合される。例えば、このローカル側のデータバスＬＤ
Ｂにおいては、上記の場合とは逆に最上位ピッ）ＭＳＢ
側から若い順にバイト単位でアドレス番号が与えられる
。

上記縦横に走る各配線の交点において、Ｏを付した部分
にスイッチングゲートを置くことにより画線の結合が行
われる。これによって、第２図に示すように入力側にお
いて最下位ピントＬＳＢ側から１バイト（８ビツト）単
位で与えられるアドレスＡＸＡ＋１、Ａ＋２及びＡ＋３
の各データは、それぞれ出力側では最上位ビットＭＳＢ
側からアドレス番号の少ない順にアドレスＡＳＡ＋１、
Ａ＋２及びＡ＋３というように変換される。このような
変換動作は、第５図から容易に理解されよう。

すなわち、プロセッサＡにより生成されたりトルエンデ
ィアンのデータは、同図に矢印のようにアドレスの若い
順に左（ＭＳＢ）から並んでいたデータを、右（Ｌ　Ｓ
　Ｂ）からに並びかえるというデータ変換が行われるこ
とよって、ビッグエンディアンのプロセッサＢのデータ
として転送される。

なお、図示しないが、逆のデータの並び変えも同様にし
て行われる。

上記無変換部の構成は、例えば第３図に示すように、縦
方向に配置される３２本からなる入力線と、それと交差
するように横方向に配置される３２本からなる出力線か
ら構成される。上記縦方向に並ぶ入力線は前記第２図に
示した変換部の入力線が延長されたものである。従って
、第３図において上記入力線に出力端子が結合される入
力回路は、上記第２図と同一回路であり、この実施例の
理解を助けるために便宜的に示したものである。

上記各入力線は、上記第２図と同様に最下位ビットＬＳ
Ｂ側から若い順にバイト単位でアドレス番号が与えられ
る。

一方、３２本からなる出力線は、後述するように上記第
１図のクロックドインバータ回路ＣＮ３に代表されるよ
うな３２個からなるクロックドインバータ回路の入力端
子に結合される。これらのクロックドインバータ回路の
出力端子は、上記ローカル側のデータバスＬＤＢに結合
される０例えば、このローカル側のデータバスＬＤＢに
おいては、上記の場合とは逆に最上位ビットＭＳＢＩｌ
から若い順にバイト単位でアドレス番号が与えられる。

上記縦横に走る各配線の交点において、○を付した部分
にスイッチングゲートを置くことにより画線の結合が行
われる。これによって、第３図に示すように入力側にお
いて最下位ビットＬＳＢ側から１バイ゛ト（８ビツト）
単位で与えられるアドレスＡ、Ａ＋１、Ａ＋２及びＡ＋
３の各データは、それぞれ出力側でも同様に最下位ビッ
トＬＳＢ側からアドレス番号の少ない順にアドレスＡ。

Ａ＋１、Ａ＋２及びＡ＋３というようにされる。

すなわち、入力側と出力側とが同じにされる。

上記変換部から得られる出力信号は、代表として１つが
例示的に示されているクロックドインバータ回路ＣＮ２
の入力端子に供給される。上記無変換部から得られる出
力信号は、代表として１つが例示的に示されているクロ
ックドインバータ回路ＣＮ３の入力端子に供給される。

これらの対応するクロックドインバータ回路ＣＮ２及び
ＣＮ３の出力端子は、共通結合（ワイヤードオア構成）
されてローカル側のデータバスＬＤＢに結合される。

一方、ローカル側のデータバスＬＤＢから供給されるデ
ータは、代表として１つのが例示的に示されているクロ
ックドインバータ回路ＣＮ４からなる入力回路を介して
変換回路ＰＬＡ２の入力端子に供給される。この変換回
路ＰＬＡ２は、上記同様にフォーマットの変換部と、無
変換部の２つの回路から構成される。上記変換部から得
られる出力信号は、代表として１つが例示的に示されて
いるクロックドインバータ回路ＣＮ６の入力端子に供給
される。上記無変換部から得られる出力信号は、代表と
して１つが例示的に示されているクロックドインバータ
回路ＣＮ５の入力端子に供給される。これらの対応する
クロックドインバータ回路ＣＮ５及びＣＮ６の出力端子
は、上記同様に共通結合されてシステム側のデータバス
ＬＤＢに結合される。

上記各クロックドインバータ回路ＣＮＩないしＣＮ６は
、レジスタＲＥＧに含まれる情報ビットＢＤＯ，ＢＤＩ
及びＤＩＲに基づいて形成される制御信号によりその動
作が制御される。

情報ピッ）ＤＢＯとＤＢＩは、転送すべきデータフォー
マットの組み合わせを指示する。

例えば、情報ビットＤＢＯとＤＢＩが論理“０”と論理
“０”の組み合わせなら、システム側のデータフォーマ
ットがビッグエンディアンでローカル側のデータフォー
マントがビッグエンディアンを指定する。情報ビットＤ
ＢＯとＤＢｌが論理“ｌ”と論理“０”の組み合わせな
ら、システム側のデータフォーマットがビッグエンディ
アンでローカル側のデータフォーマットがリトルエンデ
ィアンを指定する。情報ビットＤＢＯとＤＢＩが論理“
０”と論理＠１″の組み合わせなら、システム側のデー
タフォーマットがリトルエンディアンでローカル側のデ
ータフォーマットがビッグエンディアンを指定する。さ
らに、情報ビットＤＢＯとＤＢＩが論理“１″と論理“
１”の組み合わせなら、システム側のデータフォーマッ
トがリトルエンディアンでローカル側のデータフォーマ
ットがリトルエンディアンを指定する。

上記データフォーマットを示す情報ピッ）ＢＤＯとＢＤ
Ｉは、排他的オア（ＥＯＲ）ゲート回路Ｇｌに入力され
る。これにより、システム側とローカル側の２つのデー
タフォーマットが異なる場合には、変換回路ＰＬＡＩの
変換部の出力を送出させる。クロックドインバータ回路
ＣＮ２及び変換回路ＰＬＡ２の変換部の出力信号を送出
させるクロックドインバータ回路ＣＮ６のクロック端子
に供給される。

一方、システム側とローカル側の２つのデータフォーマ
ットが同じ場合には、変換回路Ｐ　Ｌ　Ａ　１の無変換
部の出力信号を送出させるクロックドインバータ回路Ｃ
Ｎ３及び変換回路ＰＬＡ２の無変換部の出力信号を送出
させるクロックドインバータ回路ＣＮ５のクロックに供
給される。

情報ビットＤＩＲは、データの転送方向を指示するもの
であり、論理“１”によりローカル側からシステム側へ
のデータ転送を指示し、論理“Ｏ″によりシステム側か
らローカル側へのデータ転送を指示する。この情報ピッ
）ＤＩＲは、上記システム側のデータバスＳＤＢから供
給される信号を変換部＠ＰＬＡＩの入力端子に伝えるク
ロックドインバータ回路ＣＮＩのクロック端子に供給さ
れる。また、上記情報ビットＤＩＲは、インバータ回路
Ｎ１により反転されて、上記ローカル側のデータバスＬ
ＤＢから供給される信号を変換回路ＰＬＡ２の入力端子
に伝えるクロックドインバータ回路ＣＮ４のクロック端
子に供給される。

例えば、データバスＳＤＢ及びＬＤＢのデータフォーマ
ットが共にピングエンディアン又はリトルエンディアン
のとき、上記排他的オアゲート回路Ｇ１の出力信号がロ
ウレベル（論理“０”）になって、変換回路ＰＬＡＩと
ＰＬＡ２の変換部の出力信号を送出させるクロックドイ
ンバータ回路ＣＮ２及びＣＮ６は、非動作状態（出力ハ
イインピーダンス状Ｂ）になる。上記排他的オアゲート
回路Ｇ１の出力信号のロウレベルによって、インバータ
回路Ｎ２の出力信号がハイレベル（論理“１”）になり
、変換回路ＰＬＡＩとＰＬＡ２の無変換部の出力信号を
送出させるクロックドインバータ回路ＣＮ３及びＣＮ５
は動作状態になる。

そして、上記データ転送方向を示す情報ビットＤＩＲに
従い、クロックドインバータ回路ＣＮＩ又はＣＮ４が選
択的に動作状態にされるため、システムとローカルの間
で選択的にデータフォーマットをそのままにしたデータ
転送が行われる。

一方、データバスＳＤＢ及びＬＤＢのデータフォーマッ
トがビッグエンディアンとりトルエンディアン、又は逆
にリトルエンディアンとビッグエンディアンのように異
なるとき、上記排他的オアゲート回路Ｇ１の出力信号が
ハイレベル（論理“１”）になって、変換回路ＰＬＡＩ
とＰＬＡ２の変換部の出力信号を送出させるクロックド
インバータ回路ＣＮ２及びＣＮ６が動作状態になる。

このとき、上記排他的オアゲート回路Ｇｌの出力信号の
ハイレベルによって、インバータ回路Ｎ２の出力信号が
ロウレベルになり、変換回路ＰＬＡ１とＦ　Ｔ、　Ａ　
２の無変換部の出力信号を送出させるクロックドインバ
ータ回路ＣＮ３及びＣＮ５は非動作状態になる。そして
、上記データ転送方向を示す情報ビットＤＩＲに従い、
クロックドインバータ回路ＣＮＩ又はＣＮ４が選択的に
動作状態にされるため、システムとローカルの間で選択
的にデータフォーマットを変換したデータ転送が行われ
る。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）バス間のデータ転送機能を付加した直接メモリア
クセス制御装置に、送信側のデータフォーマットと受信
側のデータフォーマットを示す情報ビット及び転送方向
を示す情報ビットに基づいて転送すべきデータのフォー
マットの選択的な変換を行う機能を付加することによっ
て、その情報ビットの設定に従い同−又は異種のデータ
フォーマットを持つシステム間のデヘタ転送が高速に行
えるという効果が得られる。

（２）上記（１）により、データフォーマットの異なる
マイクロコンピュータによりマルチマイクロコンピュー
タシステムを構成することができるから、より多様なマ
イクロコンピュータシステムを構成することができると
いう効果が得られる。

（３）レジスタ等の記憶回路の情報ビットに従ってシス
テム間のデータ転送、同一システム内のデータ転送及び
データフォーマットの変換を伴いデータ転送等積々のデ
ータ転送機能を持つものであるので、用途の広い直接メ
モリアクセス制御装置を得ることができるという効果が
得られる。

（４）上記（３）により、システムの拡張や変更に通用
可能な直接メモリアクセス制御装置を得ることができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定さるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。

例えば、データ転送モードを指示する情報ビットは、上
記レジスタを利用するものの他、ＲＯＭ又はヒユーズ手
段の選択的な切断や、その配線の変更によって固定的に
設定するものであってもよい。

データフォーマントの選択的な変換を伴いデータ転送モ
ードを指示する情報ビットは、単純に変換／無変換を指
示する情報ビットと、データ転送方向を指示する情報ビ
ットから構成されてもよい。

また、データフォーマントの変換を行う回路は、ＲＯＭ
等を利用して構成するものであってもよい。

この発明に係るデータ転送回路は、上記直接メモリアク
セス制御装置の他、複数のマイクロプロセッサ間に設け
られるデュアル・ボート・メモリ装置やマイクロプロセ
ッサ自身に内蔵されるものであってもよい、この発明は
、データフォーマットの変換機能を持つデータ転送回路
として広く利用できるものである。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、送信側のデータフォーマントと受信側のデ
ータフォーマントを示す情報ビットと転送方向を示す情
報ビア）により、転送すべきデータのフォーマットの選
択的な変換を行うようにすることにより、同−又は異種
のデータフォーマットを持つシステム間のデータ転送が
高速に行えるものとなる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのフォーマット変換部の一実施例を示す回
路図、 第３図は、そのフォーマット無変換部の一実施例を示す
回路図、 第４図は、この発明が適用された直接メモリアクセス制
御装置を用いたマルチマイクロコンピュータシステムの
一実施例を示すブロック図、第５図は、上記フォーマッ
ト変換動作の一例を説明するための概念図である。 ＣＰＵＩ、ＣＰＵ２・・マイクロプロセッサ、ＭＥＭｌ
、ＭＥＭ２・・メインメモリ装置、ｌ１０１、ｌ１０２
・・入出力装置、ＳＡＢ、ＬＡＢ・・アドレスバス、Ｓ
ＤＢ、ＬＤＢ・・データバス、ＳＣＢ、ＬＣＢ・・制御
バス、ＲＥＧ・・レジスタ、ＦＭＴＣ・・フォーマット
変換回路、ＣＮ１−ＣＮ６・・クロックドインバータ回
路、Ｎ１、Ｎ２・・−インバータ回路、Ｇｌ、Ｇ２・・
アンドゲート回路、Ｇ１・・排他的オアゲート回路鋼　
１　図 ｆｓ２図 Ｊ１！３　図 第　４　図 第５図

Claims (1)

1. 【特許請求の範囲】 １、データフォーマットの変換／無変換を指示する情報
   ビットが記憶される記憶回路と、上記情報ビットに基づ
   いて転送するデータのデータフォーマットの選択的な変
   換を行うデータ変換回路とを含むことを特徴とするデー
   タ転送回路。 ２、上記データ転送回路は、データフォーマットの変換
   を行う配線経路と、そのデータをそのまま伝える配線経
   路と、上記２つの配線経路の出力信号を選択的に出力さ
   せる出力回路とを含むものであることを特徴とする特許
   請求の範囲第１項記載のデータ転送回路。 ３、上記データ転送回路は、２つのバス間のデータ転送
   機能を持つ直接メモリアクセス制御装置に内蔵されるも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載のデータ転送回路。