JP2585569B2 - 直接メモリアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ転送回路に関し、例えばデータフ
ォーマットの変換機能を持つ直接メモリアクセス制御装
置に利用して有効な技術に関するものである。

〔従来の技術〕

直接メモリアクセス制御装置は、マイクロプロセッサ
を介在させないで、フロッピーディスクメモリ装置とRA
M（ランダム・アクセス・メモリ）装置等のような周辺
装置間での大量のデータ転送を高速に行う。このような
直接メモリアクセス制御装置に関しては、例えば（株）
日立製作所昭和60年９月発行『日立マイクロコンピュー
タデータブック 8/16ビットマイクロコンピュータ周辺L
SI』頁168〜頁202（８ビット用）、頁389〜頁442（16ビ
ット用）がある。

〔発明が解決しようとする問題点〕

上記のような直接メモリアクセス制御装置は、同一の
データフォーマットを持つシステムにおけるデータ転送
に向けられている。ここで、データフォーマットとは、
複数バイトからなるメモリ上のデータにおける各バイト
のアドレス付けのことをいう。例えば、米国のモトロー
ラ社が開発したマイクロプロセッサにおていは、下位バ
イトに大きなアドレスが与えられるビッグエンディアン
と呼ばれるデータフォーマットを採用している。これに
対して、米国のインテル社が開発したマイクロプロセッ
サにおいては下位バイトに小さなアドレスが与えられる
リトルエンディアンと呼ばれるデータフォーマットを採
用している。

ところで、システムの高性能化等のためにメインマイ
クロコンピュータシステムに、グラフィックエンジンボ
ードのようなI/Oサブシステム（マイクロコンピュータ
システム）を付加するようなマルチマイクロコンピュー
タシステムが考えられている。この場合、複数のシステ
ム間でのデータ転送が必要になる。また、異種のデータ
フォーマットを持つシステム間のデータ転送を行う場
合、データフォーマットの変換をソフトウェアにより行
わなければならないため、データ転送速度が極端に遅く
なってしまう。

この発明の目的は、データフォーマットの選択的な変
換機能を持つデータ転送回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
送信側のデータフォーマットと受信側のデータフォーマ
ットを示す情報ビットと、転送方向を示す情報ビットに
より、転送すべきデータのフォーマットの選択的な変換
を行うようにするものである。

〔作 用〕

上記した手段によれば、１つのデータ転送回路を用
い、その情報ビットの設定に従い同一又は異種のデータ
フォーマットを持つシステム間のデータ転送が行えるも
のとなる。

〔実施例〕

第４図には、この発明が適用された直接メモリアクセ
ス制御装置を用いたマルチマイクロコンピュータシステ
ムの一実施例のブロック図が示されている。この実施例
におけるマルチマイクロコンピュータシステムにおいて
は、特に制限されないが、システム側とローカル側の２
つのマイクロコンピュータシステムが対等の関係にあ
る、いわゆる高機能の２バス方式が採用されている。

システム側のマイクロコンピュータの基本的な構成
は、システム側のマイクロプロセッサCPU1と、メインメ
モリ装置MEM1及び入出力装置I/O1からなる。これらの各
装置は、アドレスバスSAB、データバスSDB及び制御バス
SCBを介して相互に設される。

ローカル側のマイクロコンピュータの基本的な構成
は、ローカル側のマイクロプロセッサCPU2と、メインメ
モリ装置MEM2及び入出力装置I/O2からなる。これらの各
装置は、アドレスバスLAB、データバスLDB及び制御バス
LCBを介して相互に設される。

直接メモリアクセス制御装置（ダイレクト・メモリ・
アクセス・コントローラ）DMACは、上記システム側及び
ローカル側のそれぞれのマイクロコンピュータシステム
のメインメモリ装置MEM（1,2）と入出力装置I/O（1,2）
間のデータ転送を行うことの他、２つのシステム間にま
たがったデータ転送を行う機能及び上記２つのシステム
のデータフォーマットの変換機能が設けられる。

上記のように２つのマイクロコンピュータシステムを
対等な関係にするため、上記直接メモリアクセス制御装
置DMACは、双方のデータバスSDB及びLDBに結合される図
示しない双方向バッファ及び双方のアドレスバスSAB及
びLABに結合される図示しない双方向バッファが設けら
れる。これらの双方向バッファは、外部回路として設け
るものとしてもよい。また、直接メモリアクセス制御装
置DMACは、双方のマイクロコンピュータシステムにおけ
る入出力装置I/O1,I/O2とコントロール線により結合さ
れ、双方のコントロールバスSCB及びCCBに結合され入出
力端子を持つ。

また、この実施例の直接メモリアクセス制御装置DMAC
は、上記のようなデータフォーマットの選択的な変換機
能を持たせるため、後述するようなフォーマット変換回
路FMTCを持つ。

また、上記それぞれの同一のシステム内でのデータ転
送及びシステム間のデータ転送を指定を可能にするた
め、及び選択的なデータフォーマットの指定を可能にす
るためにレジスタREGが設けられる。

例えば、システム側のマイクロコンピュータシステム
において、そのメインメモリMEM1と入出力装置I/O1間で
のデータ転送を行うとき、システムマイクロプロセッサ
CPU1は、制御バスSCBを介して直接メモリアクセス制御
装置DMACに起動をかける。直接アクセスメモリ制御装置
DMACは、それに対応したバッファを動作状態にするとと
もに、その信号転送方向を指示してシステム側のデータ
バスSDB及びアドレスバスSABに結合される。この間、ロ
ーカル側の双方向バッファは、非動作状態に置かれるた
め、ローカル側のマイクロコンピュータシステムは、直
接メモリアクセス制御装置DMACを用いるデータ転送動作
を除き、その動作を継続することができる。これによっ
て、以下に説明するシステム側における入出力装置I/O1
とメインメモリMEM1との間でのデータ転送の間、上記ロ
ーカル側のマイクロコンピュータシステムがその動作を
継続するため、トータルシステムの性能を向上させるこ
とができる。

システムマイクロプロセッサCPU1は、上記アドレスバ
スSAB及びデータバスSDB及び上記バッファを介して上記
レジスタREGを指定して、上記データ転送モードに対応
した情報ビットを指定するとともに、転送先のアドレス
と転送データ数を指定してバス権を直接メモリアクセス
制御装置DMACに受け渡す。直接メモリアクセス制御装置
DMACは、指定された入出力装置I/O1とメインメモリ装置
MEM1間でデータの転送動作を行う。直接メモリアクセス
制御装置DMACは、上記データ転送が終了すると、システ
ムマイクロプロセッサCPU1に割り込みをかけて、その動
作終了を知らせるものである。

このことは、ローカル側のマイクロコンピュータシス
テム側においてそのメインメモリMEM2と入出力装置I/O2
間でのデータ転送を行う場合においても同様である。こ
のような同一システム内でのデータ転送の場合、前述の
ようなデータフォーマットの変換が不必要であることか
ら、後述するように、フォーマット変換回路FMTCは、伝
送すべきデータをそのまま伝える動作を行う。

また、システム側のメインメモリMEM1（又は入出力装
置I/O1）からローカル側のメインメモリMEM2（又は入出
力装置I/O2）へのデータ転送を行う場合、システム側の
マイクロプロセッサCPU1は、制御バスSCBを介して直接
メモリアクセス制御装置DMACに起動をかける。直接メモ
リアクセス制御装置DMACは、上記バッファの動作状態に
するとともに、その信号転送方向を指示してシステム側
のデータバスSDB及びアドレスバスSADに結合される。シ
ステム側のマイクロプロセッサCPU1は、上記データバス
SDB,アドレスバスSAB及びバッファを介して上記レジス
タREGを指定して、そのデータ転送モードに従った所定
の情報ビットを指定するとともに、転送先のアドレスと
転送データ数を指定してバス権を直接メモリアクセス制
御装置DMACに受け渡す。直接メモリアクセス制御装置DM
ACは、上記情報ビットから、転送先がローカル側である
と判定すると、ローカル側のマイクロプロセッサCPU2に
割り込みをかけてローカルバスを解放させる。そして、
ローカル側のバスに接続されるバッファを動作状態にす
るとともに、その転送方向を指示してシステム側のメイ
ンメモリMEM1（又は入出力装置I/O1）からローカル側の
メインメモリ装置MEM2（又は入出力装置I/O2）へのデー
タ転送動作を行う。直接メモリアクセス制御装置DMAC
は、上記データ転送動作が終了すると、マイクロプロセ
ッサCPU1及びCPU2に割り込みをかけてその動作終了を知
らせるものである。

また、ローカル側のメインメモリMEM2（又は入出力装
置I/O2）からシステム側のメインメモリMEM1（又は入出
力装置I/O1）へのデータ転送を行う場合、ローカル側の
マイクロプロセッサCPU2は、制御バスLCBを介して直接
メモリアクセス制御装置DMACに起動をかける。直接メモ
リアクセス制御装置DMACは、上記バッファを動作状態に
するとともに、その信号転送方向を指示してローカル側
のデータバスLDB及びアドレスバスLADに結合される。ロ
ーカル側のマイクロプロセッサCPU2は、上記データバス
LDB,アドレスLAB及びバッファを介して上記レジスタREG
を指定して、そのデータ転送モードに従った所定の情報
ビットを指定するとともに、転送先のアドレスと転送デ
ータ数を指定してバス権を直接メモリアクセス制御装置
DMACに受け渡す。直接メモリアクセス制御装置DMACは、
上記情報ビットから、転送先がシステム側であると判定
すると、システム側のマイクロプロセッサCPU1に割り込
みをかけてシステムバスを解放させる。そして、システ
ム側のバスに接続されるバッファを動作状態にするとと
もに、その転送方向を指示してローカル側のメインメモ
リMEM2（又は入出力装置I/O2）からシステム側のメイン
メモリ装置MEM1（又は入出力装置I/O1）へのデータ転送
動作を行う。直接メモリアクセス制御装置DMACは、上記
データ転送動作が終了すると、マイクロプロセッサCPU2
及びCPU1に割り込みをかけてその動作終了を知らせるも
のである。

この実施例では、直接メモリアクセス制御装置DMAC
に、上記のようなレジスタREG及びその情報ビットの解
読を行ってデータバッファ等のデータ転送回路の制御信
号を形成する機能を付加することによって、上記のよう
なマルチマイクロコンピュータシステムにおける各マイ
クロコンピュータシステム間でのデータ転送を実現する
ことができる。

上記のように、２つのシステム間にまたがったデータ
転送を行う場合、システム側のマイクロコンピュータに
おけるデータフォーマットとローカル側のデータフォー
マットとが異なる場合がある。この場合には、上記レジ
スタREGにそのフォーマット変換用の情報ビットを指定
することによって、後述するようなフォーマット変換回
路FMTCによる選択的なデータフォーマット変換動作が、
上記データ転送動作と合わせて行われるものである。

第１図には、上記フォーマット変換回路FMTCの一実施
例のブロック図が示されている。

この実施例では、上記のようにシステム側のデータバ
スSDB及びローカル側のデータバスLDBがそれぞれ32ビッ
ト構成の場合に適用される。システム側のデータバスSD
Bから供給されるデータは、代表として１つのが例示的
に示されているクロックドインバータ回路CN1からなる
入力回路を介して変換回路PLA1の入力端子に供給され
る。この変換回路PLA1は、フォーマットの変換部と、無
変換部の２つの回路から構成される。

上記変換部の構成は、例えば第２図に示すように、縦
方向に配置される32本からなる入力線と、それと交差す
るように横方向に配置される32本からなる出力線から構
成される。上記各入力線は、上記第１図のクロックドイ
ンバータ回路CN1に代表されるような32個からなるクロ
ックドインバータ回路の出力端子に結合される。これら
の各クロックドインバータ回路の入力端子は、上記シス
テム側のデータバスSDBにそれぞれ結合される。例え
ば、このシステム側のデータバスSDBにおいては最下位
ビットLSB側から若い順にバイト単位でアドレス番号が
与えられる。

一方、32本からなる出力線は、後述するように上記第
１図のクロックドインバータ回路CN2に代表されるよう
な32個からなるクロックドインバータ回路の入力端子に
結合される。これらのクロックドインバータ回路の出力
端子は、上記ローカル側のデータバスLDBに結合され
る。例えば、このローカル側のデータバスLDBにおいて
は、上記の場合とは逆に最下位ビットMSB側から若い順
にバイト単位でアドレス番号が与えられる。

上記縦横に走る各配線の交点において、○を付した部
分にスイッチングゲートを置くことにより両線の結合が
行われる。これによって、第２図に示すように入力側に
おいて最下位ビットLSB側から１バイト（８ビット）単
位で与えられるアドレスＡ、Ａ＋１、Ａ＋２及びＡ＋３
の各データは、それぞれ出力側では最上位ビットMSB側
からアドレス番号の少ない順にアドレスＡ、Ａ＋１、Ａ
＋２及びＡ＋３というように変換される。このような変
換動作は、第５図から容易に理解されよう。すなわち、
プロセッサＡにより生成されたリトルエンディアンのデ
ータは、同図に矢印のようにアドレスの若い順に左（MS
B）から並んでいたデータ、右（LSB）からに並びかえる
というデータ変換が行われることによって、ビッグエン
ディアンのプロセッサＢのデータとして転送される。な
お、図示しないが、逆のデータの並び変えも同様にして
行われる。

上記無変換部の構成は、例えば第３図に示すように、
縦方向に配置される32本からなる入力線と、それと交差
するように横方向に配置される32本からなる出力線から
構成される。上記縦方向に並ぶ入力線は前記第２図に示
した変換部の入力線が延長されたものである。従って、
第３図において上記入力線に出力端子が結合される入力
回路は、上記第２図と同一回路であり、この実施例の理
解を助けるために便宜的に示したものである。上記各入
力線は、上記第２図と同様に最下位ビットLSB側から若
い順にバイト単位でアドレス番号が与えられる。

一方、32本からなる出力線は、後述するように上記第
１図のクロックドインバータ回路CN3に代表されるよう
な32個からなるクロックドインバータ回路の入力端子に
結合される。これらのクロックドインバータ回路の出力
端子は、上記ローカル側のデータバスLDBに結合され
る。例えば、このローカル側のデータバスLDBにおいて
は、上記の場合とは逆に最上位ビットMSB側から若い順
にバイト単位でアドレス番号が与えられる。上記縦横に
走る各配線の交点において、○を付した部分にスイッチ
ングゲートを置くことにより両線の結合が行われる。こ
れによって、第３図に示すように入力側において最下位
ビットLSB側から１バイト（８ビット）単位で与えられ
るアドレスＡ、Ａ＋１、Ａ＋２及びＡ＋３の各データ
は、それぞれ出力側でも同様に最下位ビットLSB側から
アドレス番号の少ない順にアドレスＡ、Ａ＋１、Ａ＋２
及びＡ＋３というようにされる。すなわち、入力側と出
力側とが同じにされる。

上記変換部から得られる出力信号は、代表として１つ
が例示的に示されているクロックドインバータ回路CN2
の入力端子に供給される。上記無変換部から得られる出
力信号は、代表として１つ例示的に示されているクロッ
クドインバータ回路CN3の入力端子に供給される。これ
らの対応するクロックドインバータ回路CN2及びCN3の出
力端子は、共通結合（ワイヤードオア構成）されてロー
カル側のデータバスLDBに結合される。

一方、ローカル側のデータバスLDBから供給されるデ
ータは、代表として１つのが例示的に示されているクロ
ックドインバータ回路CN4からなる入力回路を介して変
換回路PLA2の入力端子に供給される。この変換回路PLA2
は、上記同様にフォーマットの変換部と、無変換部の２
つの回路から構成される。上記変換部から得られる出力
信号は、代表として１つが例示的に示されているクロッ
クドインバータ回路CN6の入力端子に供給される。上記
無変換部から得られる出力信号は、代表として１つが例
示的に示されているクロッドインバータ回路CN5の入力
端子に供給される。これらの対応するクロックドインバ
ータ回路CN5及びCN6の出力端子は、上記同様に共通結合
されてシステム側のデータバスLDBに結合される。

上記各クロックドインバータ回路CN1ないしCN6は、レ
ジスタREGに含まれる情報ビットBD0,BD1及びDIRに基づ
いて形成される制御信号によりその動作が制御される。

情報ビットDB0とDB1は、転送すべきデータフォーマッ
トの組み合わせを指示する。

例えば、情報ビットDB0とDB1が論理“0"と論理“0"の
組み合わせなら、システム側のデータフォーマットがビ
ッグエンディアンでローカル側のデータフォーマットが
ビッグエンディアンを指定する。情報ビットDB0とDB1が
論理“1"と論理“0"の組み合わせなら、システム側のデ
ータフォーマットがビッグエンディアンでローカル側の
データフォーマットがリトルエンディアンを指定する。
情報ビットDB0とDB1が論理“0"論理と“1"の組み合わせ
なら、システム側のデータフォーマットがリトルエンデ
ィアンでローカル側のデータフォーマットがビッグエン
ディアンを指定する。さらに、情報ビットDB0とDB1が論
理“1"と論理“1"の組み合わせなら、システム側のデー
タフォーマットがリトルエンディアンでローカル側のデ
ータフォーマットがリトルエンディアンを指定する。

上記データフォーマットを示す情報ビットBD0とBD1
は、排他的オア（EOR）ゲート回路G1に入力される。こ
れにより、システム側とローカル側の２つのデータフォ
ーマットが異なる場合には、変換回路PLA1の変換部の出
力を送出させる。クロックドインバータ回路CN2及び変
換回路PLA2の変換部の出力信号を送出させるクロックド
インバータ回路CN6のクロック端子に供給される。

一方、システム側とローカル側の２つのデータフォー
マットが同じ場合には、変換回路PLA1の無変換部の出力
信号を送出させるクロックドインバータ回路CN3及び変
換回路PLA2の無変換部の出力信号を送出させるクロック
ドインバータ回路CN5のクロックに供給される。

情報ビットDIRは、データの転送方向を指示するもの
であり、論理“1"によりローカル側からシステム側への
データ転送を指示し、論理“0"によりシステム側からロ
ーカル側へのデータ転送を指示する。この情報ビットDI
Rは、上記システム側のデータバスSDBから供給される信
号を変換回路PLA1の入力端子に伝えるクロックドインバ
ータ回路CN1のクロック端子に供給される。また、上記
情報ビットDIRは、インバータ回路N1により反転され
て、上記ローカル側のデータバスLDBから供給される信
号を変換回路PLA2の入力端子に伝えるクロックドインバ
ータ回路CN4のクロック端子に供給される。

例えば、データバスSDB及びLDBのデータフォーマット
が共にビッグエンディアン又はリトルエンディアンのと
き、上記排他的オアゲート回路G1の出力信号がロイレベ
ル（論理“0"）になって、変換回路PLA1とPLA2の変換部
の出力信号を送出させるクロックドインバータ回路CN2
及びCN6は、非動作状態（出力ハイインピーダンス状
態）になる。上記排他的オアゲート回路G1の出力信号の
ロウレベルによって、インバータ回路N2の出力信号がハ
イレベル（論理“1"）になり、変換回路PLA1とPLA2の無
変換部の出力信号を送出させるクロックドインバータ回
路CN3及びCN5は動作状態になる。そして、上記データ転
送方向を示す情報ビットDIRに従い、クロックドインバ
ータ回路CN1又はCN4が選択的に動作状態にされるため、
システムとローカルの間で選択的にデータフォーマット
をそのままにしたデータ転送が行われる。

一方、データバスSDB及びLDBのデータフォーマットが
ビッグエンディアンとリトルエンディアン、又は逆にリ
トルエンディアンとビッグエンディアンのように異なる
とき、上記排他的オアゲート回路G1の出力信号がハイレ
ベル（論理“1"）になって、変換回路PLA1とPLA2の変換
部の出力信号を送出させるクロックドインバータ回路CN
2及びCN6が動作状態になる。このとき、上記排他的オア
ゲート回路G1の出力信号のハイレベルによって、インバ
ータ回路N2の出力信号がロウレベルになり、変換回路PL
A1とPLA2の無変換部の出力信号を送出させるクロックド
インバータ回路CN3及びCN5は非動作状態になる。そし
て、上記データ転送方向を示す情報ビットDIRに従い、
クロックドインバータ回路CN1又はCN4が選択的に動作状
態にされるため、システムとローカルの間で選択的にデ
ータフォーマットを変換したデータ転送が行われる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）バス間のデータ転送機能を付加した直接メモリア
クセス制御装置に、送信側のデータフォーマットと受信
側のデータフォーマットを示す情報ビット及び転送方向
を示す情報ビットに基づいて転送すべきデータのフォー
マットの選択的な変換を行う機能を付加することによっ
て、その情報ビットの設定に従い同一又は異種のデータ
フォーマットを持つシステム間のデータ転送が高速に行
えるという効果が得られる。

（２）上記（１）により、データフォーマットの異なる
マイクロコンピュータによりマルチマイクロコンピュー
タシステムを構成することができるから、より多様なマ
イクロコンピュータシステムを構成することができると
いう効果が得られる。

（３）レジスタ等の記憶回路の情報ビットに従ってシス
テム間のデータ転送、同一システム内のデータ転送及び
データフォーマットの変換を伴いデータ転送等種々のデ
ータ転送機能を持つものであるので、用途の広い直接メ
モリアクセス制御装置を得ることができるという効果が
得られる。

（４）上記（３）により、システムの拡張や変更に適用
可能な直接メモリアクセス制御装置を得ることができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定さるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、データ転送モー
ドを指示する情報ビットは、上記レジスタを利用するも
のの他、ROM又はヒューズ手段の選択的な切断や、その
配線の変更によって固定的に設定するものであってもよ
い。データフォーマットの選択的な変換を伴いデータ転
送モードを指示する情報ビットは、単純に変換／無変換
を指示する情報ビットと、データ転送方向を指示する情
報ビットから構成されてもよい。また、データフォーマ
ットの変換を行う回路は、ROM等を利用して構成するも
のであってもよい。

この発明に係るデータ転送回路は、上記直接メモリア
クセス制御装置の他、複数のマイクロプロセッサ間に設
けられるデュアル・ポート・メモリ装置やマイクロプロ
セッサ自身に内蔵されるものであってもよい。この発明
は、データフォーマットの変換機能を持つデータ転送回
路として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものよっ
て得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、送信側のデータフォーマットと受信側の
データフォーマットを示す情報ビットと転送方向を示す
情報ビットにより、転送すべきデータのフォーマットの
選択的な変換を行うようにすることにより、同一又は異
種のデータフォーマットを持つシステム間のデータ転送
が高速に行えるものとなる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのフォーマット変換部の一実施例を示す回
路図、 第３図は、そのフォーマット無変換部の一実施例を示す
回路図、 第４図は、この発明が適用された直接メモリアクセス制
御装置を用いたマルチマイクロコンピュータシステムの
一実施例を示すブロック図、 第５図は、上記フォーマット変換動作の一例を説明する
ための概念図である。 CPU1,CPU2……マイクロプロセッサ、MEM1,MEM2……メイ
ンメモリ装置、I/O1,I/O2……入出力装置、SAB,LAB……
アドレスバス、SDB,LDB……データバス、SCB,LCB……制
御バス、REG……レジスタ、FMTC……フォーマット変換
回路、CN1〜CN6……クロックドインバータ回路、N1,N2
……インバータ回路、G1,G2……アンドゲート回路、G1
……排他的オアゲート回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の入出力端子から供給される複数バイ
   トからなるメモリ上のデータを受ける第１の入力用クロ
   ックドインバータ回路と、上記第１の入力用クロックド
   インバータ回路の出力信号が伝えられる第１の配線群
   と、かかる第１の配線群に対して直交するように配置さ
   れてなる第２及び第３からなる２組の配線群とからな
   り、上記第１の配線群と上記第２の配線群との交点を選
   択的に接続して、上記第１の配線群に伝えられる複数バ
   イトからなるデータにおけるアドレス付けとして下位バ
   イトに大きなアドレスが与えられる第１のデータフォー
   マット又は上記下位バイトに小さなアドレスが与えられ
   る第２のデータフォーマットをそれとは逆の第２のデー
   タフォーマット又は第１のデータフォーマットに変換さ
   せる変換部及び上記第１の配線群と上記第３の配線群と
   の交点を選択的に接続して、上記第１の配線群に伝えら
   れる複数バイトからなるデータにおける上記第１又は第
   ２のデータフォーマットをそのまま第１又は第２のデー
   タフォーマットとして伝える無変換部と、上記変換部及
   び無変換部に対応された第２と第３の配線群の信号が入
   力に伝えられ、その出力が共通化されて第２の入出力端
   子に接続されてなる第１と第２の出力用クロックドイン
   バータ回路とを備えてなる第１の変換回路と、 上記第２の入出力端子から供給される複数バイトからな
   るメモリ上のデータを受けて上記第１の転送回路と同様
   な構成とされてデータフォーマットの変換又は無変換を
   行って上記第１の入出力端子に伝える第２の変換回路
   と、 上記第１の入出力端子に接続される第１のマイクロコン
   ピュータシステムにおけるデータフォーマットを記憶す
   る第１の記憶回路、上記第２の入出力端子に接続される
   第２のマイクロコンピュータシステムにおけるデータフ
   ォーマットを記憶する第２の記憶回路及び転送方向を示
   す第３の記憶回路を含み、上記第１の記憶回路と第２の
   記憶回路の記憶情報が一致ならば上記第１と第２の変換
   回路に設けられた上記無変換部に対応した第１の出力用
   クロックドインバータ回路を動作状態にし、不一致なら
   ば上記上記第１と第２の変換回路に設けられた上記変換
   部に対応した第２の出力用クロックドインバータ回路を
   動作状態にし、上記第３の記憶回路の記憶情報に対応し
   て上記第１又は第２の変換回路のいずれか一方の入力用
   クロックドインバータ回路を動作状態にさせる制御回路
   とを備えてなることを特徴とする直接メモリアクセス制
   御装置。