JPH08221355A - 多重プロセッサシステム - Google Patents

多重プロセッサシステム

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JPH08221355A
JPH08221355A JP7081536A JP8153695A JPH08221355A JP H08221355 A JPH08221355 A JP H08221355A JP 7081536 A JP7081536 A JP 7081536A JP 8153695 A JP8153695 A JP 8153695A JP H08221355 A JPH08221355 A JP H08221355A
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Abstract

(57)【要約】 【目的】 システムバスの安定性を高めることができ、
かつ相異なるプロトコルを使用するプロセッサシステム
間のデータ送受信を可能にする。多重プロセッサシステ
ムを提供する。 【構成】 本発明は、システムバスを通じてデータを共
有する多数のプロセッサボードを含み、前記各プロセッ
サボードがデータ信号を固有のプロトコルに適する特定
の情報信号と共に伝送したり受信したりするプロセッサ
２１を備える多重プロセッサシステムにおいて、前記各
プロセッサボードは、前記プロセッサ２１の特定の情報
信号を共通の情報信号に変換してデータ信号と共にシス
テムバス２４１へ伝送し、システムバス２４１から伝送
された共通の情報信号を前記プロセッサに適する特定の
情報信号に変換してデータ信号と共に前記プロセッサ２
１に伝送するバス制御部２９をさらに備えることを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多重プロセッサシステム
に係り、特にコンピュータシステムのデータバス伝送プ
ロトコルを新たに準備し、相異なるプロセッサ間のデー
タ伝送を可能にすると共にシステムバスの安定性を高め
るバス制御手段を備える多重プロセッサシステムに関す
るものである。
【０００２】
【従来の技術】一般に、従来の主電算機II（韓国で開発
された中型コンピュータ），III（ＩＩをグレードアッ
プした中型コンピュータ）のシステムバスに用いられる
データバスは、それぞれ６４ビットと１２８ビットのデ
ータサイズ（幅）を有する。主電算機IIの機種は、伝送
データ（６４ビット）とバイトマスク信号（８ビット）
を利用して、各ボード間のデータ伝送を遂行する。バイ
トマスク信号（８ビット）は、伝送しようとするデータ
サイズ（６４ビット）およびこのデータの有効性を知ら
せるために追加されており、１データバイト当たり１バ
イトマスクビットからなっている。主電算機IIIの機種
は、伝送データ（１２８ビット）とこれに対応して追加
されたバイトマスク信号（１６ビット）を利用して、各
ボード間のデータ伝送を遂行する。
【０００３】システムバスの性能がだんだん高速化かつ
大型化されるにつれて、バスを制御するための回路が複
雑になり、また信号線の増加に応じて用いられる素子の
数も増えるようになり、これによるシステム全体に及ぶ
影響を考慮せざるを得ない。中型または大型コンピュー
タは、システム内で固有の機能をする各種のボード、例
えばシステム全体を制御するプロセッサボード，データ
の入出力を制御する入出力制御ボード，およびデータの
貯蔵機能を制御するメモリボードなどを備える。前記各
ボードは、その機能に応じて特定の性能を有するプロセ
ッサを持っている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
中型または大型コンピュータに装着される各種のボード
は、一般に同一の製造会社で生産されないプロセッサを
使用するので、バスを制御するための回路が複雑にな
り、かつ信号線が増えるという問題点があった。本発明
の目的は、相異なる特性を持つ様々なプロセッサを使用
するコンピュータシステムにおいて、これらのプロセッ
サ間のデータ伝送を互換性よく制御することのできる多
重プロセッサシステムを提供することにある。
【０００５】
【課題を達成するための手段】前記の目的を達成するた
めに、本発明による多重プロセッサシステムは、システ
ムバスを通じてデータを共有し、相異なるプロトコルを
有する複数のプロセッサボードを備える多重プロセッサ
システムにおいて、前記プロセッサボードが、データ信
号を固有のプロトコルに適する特定の情報信号と共に伝
送したり受信したりするプロセッサと、前記プロセッサ
の特定の情報信号を共通の情報信号に変換して、データ
信号と共にシステムバスに伝送し、システムバスから伝
送された共通の情報信号を前記プロセッサに適する特定
の情報信号に変換して、データ信号と共に前記プロセッ
サに伝送するバス制御手段とを備えることを特徴とす
る。
【０００６】ここで、前記特定の情報信号が、インテル
ペンチウムプロセッサを用いるボードにおいて、データ
のサイズおよび有効なデータであることを知らせるバイ
トマスクビット（ＢＭ）に該当する。また、前記共通の
情報信号が、サンマイクロプロセッサを用いるボードに
おいて、データのサイズを指定する信号（ＴＳ）と、デ
ータの形態を指定する信号（ＴＴ）と、何番目のデータ
ビットから有効データかを知らせる伝送配列アドレス
（ＬＯＡ）とからなる。
【０００７】
【作用】かかる構成により、バス制御手段で特定の情報
信号を共通の情報信号に転換してデータを送受信するこ
とにより、バス送受信手段が単純化されるため、システ
ムバスの安定性を高めることができ、かつ相異なるプロ
トコルを使用するプロセッサシステム間のデータ送受信
を可能にする。
【０００８】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。 ＜従来の構成例＞図１は従来のプロセッサシステムを説
明するためのブロック図である。このシステムでは、同
一の伝送特性を有するプロセッサを用いるために、制限
された規格下でデータマスクに対する制御なしにプロセ
ッサシステムが作動できる。
【０００９】従来のプロセッサシステムは、システムバ
ス１４１の使用権を受けることによりデータを送受信す
るために、データとアドレスとを処理するプロセッサ部
１１と、プロセッサ部１１から出力されたアドレスを貯
蔵するアドレスバッファ１３と、プロセッサ部１１から
出力されたデータを貯蔵するデータバッファ１４と、プ
ロセッサ部１１からバス要求信号１１１を受けて、バス
の使用権を制御するバス制御信号１１２を発生するバス
要求制御部１６と、システムバス１４１を通じてアドレ
スとデータとを送受信するバス送受信部１８とからな
る。図１において、参照符号１２１，１２２および１２
３はアドレスバスで、参照符号１３１，１３２および１
３３はデータバスである。
【００１０】所定のプロセッサシステムがデータバスを
通じてデータ伝送を遂行しようとする場合、プロセッサ
部１１にはボード内のバス要求制御部１６の制御に応じ
てバス使用権が与えられる。バス使用権の与えられたプ
ロセッサ部１１は、プロセッサ固有のプロトコルに適す
る形式のデータサイズおよびデータマスク信号（ＢＭ）
を、バス送受信部１８を通じてシステムバス１４１に伝
送する。この時、システムバス１４１を通じてデータを
送受信する対象となるプロセッサは同一の特性を持つ素
子なので、同一の伝送プロトコルで伝送されたデータを
転換なくそのまま受けることができる。即ち、プロセッ
サシステムの各ボードは同一の特性のプロセッサを用い
なければ、ボード間のデータ送受信は不可能である。
【００１１】＜本実施例の構成例＞図２は本実施例の多
重プロセッサシステムを説明するためのブロック図であ
る。本実施例の多重プロセッサシステムは、システムバ
ス２４１の使用権を受けてデータを送受信するために、
データとアドレスとを処理するプロセッサ部２１と、プ
ロセッサ部２１から出力されたアドレスを貯蔵するアド
レスバッファ２３と、プロセッサ部２１から出力された
データを貯蔵するデータバッファ２４と、プロセッサ部
２１からバス要求信号２１１を受けて、バスの使用権を
制御するバス制御信号２１２を発生するバス要求制御部
２６と、システムバス２４１を通じてアドレスとデータ
とを送受信するバス送受信部２８と、各ボード間のデー
タ伝送規格を満足させると同時に、伝送特性の相異なる
プロセッサ間のデータ伝送も可能にするバス制御部２９
とを備える。図２において、参照符号２２１，２２２お
よび２２３はアドレスバスで、２３１，２３４および２
３６はデータバスで、２３３はバイトマスクバスで、２
３５はバス制御部２９のバイトマスクバス２３３に対す
るバス送受信部制御バスである。
【００１２】本実施例では、相異なる伝送プロトコルを
使用するプロセッサが装着された複数個のボード間のデ
ータ伝送が遂行される。例えば、インテルペンチウム
（Intel pentium)プロセッサを使用するボードとサン
（Sun)マイクロプロセッサを使用するボード間のデータ
伝送に適用することができる。特定のプロセッサボー
ド、例えばインテルペンチウムプロセッサを使用するボ
ードがシステムバス２４１を通じてデータを伝送しよう
とする時、プロセッサ部２１はそのボード内のバス要求
制御部２６の制御に応じてバス使用権を受ける。
【００１３】バス使用権の与えられたプロセッサ部２１
は、当該プロセッサ固有のプロトコルに適する形式のデ
ータ信号（１２８ビットまたは６４ビット）およびバイ
トマスク信号（１６ビットまたは８ビット）をデータバ
ッファ２４に出力する。データバッファ２４から出力さ
れるデータは直接バス送受信部２８へ、そしてデータバ
ッファ２４から出力されるバイトマスク信号（ＢＭ）は
バス制御部２９を介してバス送受信部２８へ出力され
る。
【００１４】バス制御部２９は、入力されたバイトマス
ク信号を相手プロセッサ（サンマイクロプロセッサ）に
適するプロトコル形式に転換して、バス送受信部２８へ
出力する。バス制御部２９によるバイトマスク信号の転
換過程は、図１の従来の技術に於けるバイトマスク信号
がそのままシステムバスに伝送される時間内に、成され
る必要がある。即ち、バス制御部２９は、システムバス
２４１を使用しようとするプロセッサがバス要求制御部
２６に対してバスの使用を求める前に、そのデータを受
ける他のボードに適するプロトコル形式に予め転換して
いなければならない。
【００１５】プロトコル転換に必要な時間がシステムバ
ス規格に追加されると、システム全体の性能を劣化する
可能性があるため、アドレス周期で予めプロセッサ部２
１から伝送されたバイトマスク信号を制御して、その次
のデータ周期内で安定にデータマスク信号を得る。図３
は、図２に示したプロセッサ部２１からシステムバス２
４１に単一データを伝送する場合の時間規格を示すタイ
ミング図である。
【００１６】システムバス２４１上に、アドレス，伝送
形態（Transfer Type;ＴＴ），伝送データのサイズ（Tr
ansfer Size;ＴＳ）および伝送配列アドレス（Low Orde
redAddress;ＬＯＡ）を同じ周期内にドライブし（図３
の（Ｃ）〜（Ｆ））、その次の周期でデータをドライブ
すると（図３の（Ｇ））、応答ボードは伝送を求めたボ
ードがデータをドライブした時点より２周期後に、ドラ
イブされたアドレスに対する応答認知信号（Address Ac
knowledge;ＡＡＣＫ）を伝送し（図３の（Ｈ））、その
次の周期でデータに対する応答認知信号（Data Acknowl
edge；ＤＡＣＫ）を伝送する（図３の（Ｉ））。
【００１７】図４は、図２に示したプロセッサ部２１が
システムバスのデータを読み出す場合の時間規格を示す
タイミング図である。システムバス２４１上に、アドレ
ス，伝送形態（ＴＴ），伝送データのサイズ（ＴＳ）お
よび伝送配列アドレス（ＬＯＡ）を同じ周期内にドライ
ブすると（図４の（Ｃ）〜（Ｆ））、応答ボードは応答
を求めたボードがデータをドライブした時点より２周期
後に、前記ドライブされたアドレスに対する応答認知信
号ＡＡＣＫを伝送する（図４の（Ｇ））。データを求め
るボードは、求めたデータが伝送されるまで待ち、求め
たデータが伝送されれば（図４の（Ｈ））、そのデータ
に対する応答認知信号ＤＡＣＫを伝送する（図４の
（Ｉ））。
【００１８】前述したような動作は、アドレス及びデー
タを伝送するための各種のサイクルが始まる前に、バス
使用を求めるバス要求制御部２６の制御によって、シス
テムバス２４１上の様々なボードに対する仲裁信号（Bu
s Arbitration Request;ＡＢＲＱ）の優先順位に応じて
バス使用権を獲得することにより成される。下記の表１
は、ペンチウムプロセッサを装着したボードとサンマイ
クロプロセッサを装着したボード間のデータ送受信を可
能にするために、ペンチウムプロセッサで使用する情報
信号、即ちバイトマスク信号を入力して、サンマイクロ
プロセッサで使用する情報信号、即ちデータのサイズを
貯蔵する共通の情報信号（ＴＴ，ＴＳ）に転換するため
のものである。
【００１９】即ち、各ボード間で伝送しようとする伝送
データのサイズが“ＴＳ”３ビットと“ＴＴ”１ビット
とで決定される。
【００２０】
【表１】 ここで、ＴＳはデータのサイズを指定する信号であり、
ＴＴはデータの形態を表示する信号である。例えば、Ｔ
Ｔ＝“０”の場合は、プロセッサ部２１のデータをシス
テムバス２４１に単一で伝送し、ＴＴ＝“１”の場合は
プロセッサ部２１のデータをシステムバス２４１にブロ
ック単位で伝送する。
【００２１】従来の方法によると、１２８ビットのデー
タサイズを有するシステムの場合、バイトマスクビット
の１６ビットでデータのサイズを指定する。しかしなが
ら、本実施例では、表１のように、バス制御部２９でＴ
Ｔの１ビットとＴＳの３ビットとに変換してデータのサ
イズを指定することにより、システムバスの信号線の本
数を減らすことができる。しかし、表１はデータのサイ
ズを指定するが、システムバス２４１のどのデータビッ
トラインから有効なデータが送受信されるかが分からな
い。
【００２２】下記表２には、アドレスライン３ビット
（ＬＯＡ）を使用して、システムバスのどのデータライ
ンからが有効なデータであるかを認知するための伝送配
列アドレス（ＬＯＡ）を示した。
【００２３】
【表２】 表２は、図２のプロセッサ部２１から出力されたバイト
マスク信号（ＢＭ）と伝送配列アドレス（ＬＯＡ）との
関係を示したものであり、バイトマスク信号（ＢＭ[7…
0]）の１ビットはデータバスのデータラインの１バイト
単位を表す。
【００２４】例えば、データのサイズが４バイトの場
合、バス制御部２９ではバイナリ'00001111'として入力
されるＢＭ[7…0]信号を反転してバイナリ'11110000'を
生成する。この値を表２に代入してスキャニングする
と、表２の５番目の／ＢＭ[7…0]＝バイナリ'xxx10000'
に当たり、伝送配列アドレスＬＯＡを'100’にしてデー
タラインの６３番目から３２番目までを使用し、データ
を一度にシステムバスへ伝送できる。４バイト伝送にお
いて、他の例を挙げれば、プロセッサが'11110000'のよ
うな有効データ送受信を求める場合、バス制御部２９で
はバイナリ'11110000'として入力されるバイトマスク信
号（ＢＭ）を逆にして／ＢＭ[7…0]＝'00001111'を生成
し、この値は表２の一番目に当たるために、伝送配列ア
ドレスＬＯＡは'000' を出力する。したがって、データ
ラインの３１番目から０番目までを使用して一度にシス
テムバスに伝送することができる。
【００２５】また、表２の二番目の伝送配列アドレスＬ
ＯＡを連続的に組み合わせて時間的に連続してデータを
伝送することができる。即ち、不規則配列（misalignme
nt）の支援が可能である。このようなバス制御部２９
は、プログラム機能素子（ＦＰＧＡ：Flexible Program
mable Gate Array）で簡単に構成することができるの
で、回路を容易に変化させ得る。
【００２６】例えば、プロセッサボードは、速度の面を
重視して速度の速いある特定の製造会社のプロセッサを
使用し、入出力ボードは速度よりはそのボードと連結さ
れる様々な機器の互換性を考慮して、さらに他の製造会
社のプロセッサを使用して、全体のコンピュータシステ
ムを構成することができる。このようにシステムを構成
することにより、システムの性能を向上させ、かつ他の
システムとの間の互換性を高めることができる。
【００２７】
【発明の効果】前述したように、本発明による多重プロ
セッサシステムは、バス制御手段で特定の情報信号を共
通の情報信号に転換してデータを送受信することによ
り、システム全体の性能に直接的な影響を及ぼすバス送
受信手段が単純化され、システムバスの安定性を高める
ことができ、かつ相異なるプロトコルを使用するプロセ
ッサシステム間のデータ送受信を可能にする。
【図面の簡単な説明】
【図１】従来のプロセッサシステムを説明するためのブ
ロック図である。
【図２】本発明の多重プロセッサシステムを説明するた
めのブロック図である。
【図３】図２の多重プロセッサシステムにおいて“書き
込み”命令の場合の時間規格を示すタイミング図であ
る。
【図４】図２の多重プロセッサシステムにおいて“読み
出し”命令の場合の時間規格を示すタイミング図であ
る。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 システムバスを通じてデータを共有し、
    相異なるプロトコルを有する複数のプロセッサボードを
    備える多重プロセッサシステムにおいて、 前記プロセッサボードが、 データ信号を固有のプロトコルに適する特定の情報信号
    と共に伝送したり受信したりするプロセッサと、 前記プロセッサの特定の情報信号を共通の情報信号に変
    換して、データ信号と共にシステムバスに伝送し、シス
    テムバスから伝送された共通の情報信号を前記プロセッ
    サに適する特定の情報信号に変換して、データ信号と共
    に前記プロセッサに伝送するバス制御手段とを備えるこ
    とを特徴とする多重プロセッサシステム。
  2. 【請求項２】 前記特定の情報信号が、インテルペンチ
    ウムプロセッサを用いるボードにおいて、データのサイ
    ズおよび有効なデータであることを知らせるバイトマス
    クビット（ＢＭ）に該当することを特徴とする請求項１
    記載の多重プロセッサシステム。
  3. 【請求項３】 前記共通の情報信号が、サンマイクロプ
    ロセッサを用いるボードにおいて、データのサイズを指
    定する信号（ＴＳ）と、データの形態を指定する信号
    （ＴＴ）と、何番目のデータビットから有効データかを
    知らせる伝送配列アドレス（ＬＯＡ）とからなることを
    特徴とする請求項１記載の多重プロセッサシステム。
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