JPH02257352A - Ｖｍｅバスを用いた高速ローカルバス - Google Patents
Ｖｍｅバスを用いた高速ローカルバスInfo
- Publication number
- JPH02257352A JPH02257352A JP7991789A JP7991789A JPH02257352A JP H02257352 A JPH02257352 A JP H02257352A JP 7991789 A JP7991789 A JP 7991789A JP 7991789 A JP7991789 A JP 7991789A JP H02257352 A JPH02257352 A JP H02257352A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- board
- signal
- vme
- handshake
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000153282 Theope Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＶＭＥ規格によるいわゆるユーロバスで接続
されたボードコンピュータにおいて、マスターボードと
メモリボードなどのスレーブボードとの高速アクセスを
実現する高速ローカルバスに関する。
されたボードコンピュータにおいて、マスターボードと
メモリボードなどのスレーブボードとの高速アクセスを
実現する高速ローカルバスに関する。
〈従来の技術〉
Ｖ Ｍ Ｅ （Ｖ ｅｒｓａ Ｍｏｄｕｌｅ Ｅ ｕｒ
ｏｐｅ）規格によるＶＭＥバスで接続されたボードコン
ピュータは、最近、そのコンパクト性からマルチパスで
接続藩れたボードコンピュータよりも多用されている。
ｏｐｅ）規格によるＶＭＥバスで接続されたボードコン
ピュータは、最近、そのコンパクト性からマルチパスで
接続藩れたボードコンピュータよりも多用されている。
しかし、このボードコンピュータは、ボード寸法が小さ
いため一枚のボードの機能が制限されるうえ、ＶＭＥバ
スを介するアクセスのため応答が遅くなるという問題が
ある。そこで、前者については、ＶＭＥバスの拡張性を
利用して多数のボードを接続し、これらに機能を分散さ
せる一方、後者については、高速アクセスを要する部分
を別途高速の口−カルバスで接続して上記問題を解決し
ている。
いため一枚のボードの機能が制限されるうえ、ＶＭＥバ
スを介するアクセスのため応答が遅くなるという問題が
ある。そこで、前者については、ＶＭＥバスの拡張性を
利用して多数のボードを接続し、これらに機能を分散さ
せる一方、後者については、高速アクセスを要する部分
を別途高速の口−カルバスで接続して上記問題を解決し
ている。
〈発明が解決しようとする課題〉
ところが、上記従来のボードコンピュータでは、ＶＭＥ
バスの他にローカルバスを設けて両者を使い分けている
ため、別迎かなりのケーブルが必要になるばかりでなく
、ローカルバス用のインターフェース回路が必要になっ
て、部品点数の増加、インターフェース回路ボードの追
加による信号線接続の工数増加および実装可能ボード数
の減少を招き、ボードコンピュータのコストアップをも
たらし、高機能化を阻害するという欠点がある。だから
といって、ローカルバスとそのインターフェース回路を
なくせば、伝送速度の遅いＶＭＥバスを介するメモリ等
への頻繁なアクセスによって、演算処理が遅延し、処理
能力が低下するのはいうまでもない。
バスの他にローカルバスを設けて両者を使い分けている
ため、別迎かなりのケーブルが必要になるばかりでなく
、ローカルバス用のインターフェース回路が必要になっ
て、部品点数の増加、インターフェース回路ボードの追
加による信号線接続の工数増加および実装可能ボード数
の減少を招き、ボードコンピュータのコストアップをも
たらし、高機能化を阻害するという欠点がある。だから
といって、ローカルバスとそのインターフェース回路を
なくせば、伝送速度の遅いＶＭＥバスを介するメモリ等
への頻繁なアクセスによって、演算処理が遅延し、処理
能力が低下するのはいうまでもない。
そこで、本発明の目的は、ＶＭＥバスで接続されたボー
ドコンピュータに本来あるバスインターフェースの操作
手順を一部利用して、マスターボードとメモリなどのス
レーブボードの間に別のバスを介してアクセスハンドシ
ェイク信号のみを高速伝送することによって、上記バス
インターフェースの互換性を維持しつつ、簡素かつ安価
な構成で両ボード間の高速アクセスが実現できるＶＭＥ
バスを用いた高速ローカルバスを提供することである。
ドコンピュータに本来あるバスインターフェースの操作
手順を一部利用して、マスターボードとメモリなどのス
レーブボードの間に別のバスを介してアクセスハンドシ
ェイク信号のみを高速伝送することによって、上記バス
インターフェースの互換性を維持しつつ、簡素かつ安価
な構成で両ボード間の高速アクセスが実現できるＶＭＥ
バスを用いた高速ローカルバスを提供することである。
〈課題を解決するための手段〉
上記目的を達成するため、本発明のＶＭＥバスを用いた
高速ローカルバスは、バス制御権取得要求信号線、バス
使用表示信号線、ハンドシェイク信号線を含む制御バス
とデータバスとアドレスバスからなり、バスアービタ、
バスインターフェース。
高速ローカルバスは、バス制御権取得要求信号線、バス
使用表示信号線、ハンドシェイク信号線を含む制御バス
とデータバスとアドレスバスからなり、バスアービタ、
バスインターフェース。
マスターボードおよびスレーブボードを互いに接続する
ＶＭＥ規格によるＶＭＥバスにおいて、上記マスターボ
ードとスレーブボードをハンドシェイク信号用の高速ロ
ーカルバスで接続するとともに、マスターボードがバス
制御権を取得したとき、スレーブボードとの間で上記高
速ローカルバスを介してアクセスハンドシェイク信号を
送受しつつ、上記ＶＭＥバスを介してデータ信号、アド
レス信号、データ転送方向信号を送受するハンドシェイ
ク制御手段を上記マスターボードに設けて、マスターボ
ードとスレーブボードとの高速アクセスを可能ならしめ
たことを特徴とする。
ＶＭＥ規格によるＶＭＥバスにおいて、上記マスターボ
ードとスレーブボードをハンドシェイク信号用の高速ロ
ーカルバスで接続するとともに、マスターボードがバス
制御権を取得したとき、スレーブボードとの間で上記高
速ローカルバスを介してアクセスハンドシェイク信号を
送受しつつ、上記ＶＭＥバスを介してデータ信号、アド
レス信号、データ転送方向信号を送受するハンドシェイ
ク制御手段を上記マスターボードに設けて、マスターボ
ードとスレーブボードとの高速アクセスを可能ならしめ
たことを特徴とする。
く作用〉
マスターボードが、ＶＭＥバスのバス制御権取得要求信
号線に要求信号を出力すると、バスアービタによる調停
がなされて、マスターボードがバス制御権を取得する。
号線に要求信号を出力すると、バスアービタによる調停
がなされて、マスターボードがバス制御権を取得する。
すると、マスターボードのハンドシェイク制御手段は、
ＶＭＥバスのハンドシェイク信号線を介して送受してい
たアクセスハンドシェイク信号を、スレーブボードとの
間で高速ローカルバスを介して送受するように切り換え
る。かくて、高速で送受される上記アクセスハンドシェ
イク信号によるタイミング制御下で、ＶＭＥバスのデー
タバスを介し、■ＭＥバスのアドレスバスのアドレス信
号と制御バスのデータ転送方向信号に従ってマスターボ
ードとスレーブボードの間で高速にデータが転送される
。
ＶＭＥバスのハンドシェイク信号線を介して送受してい
たアクセスハンドシェイク信号を、スレーブボードとの
間で高速ローカルバスを介して送受するように切り換え
る。かくて、高速で送受される上記アクセスハンドシェ
イク信号によるタイミング制御下で、ＶＭＥバスのデー
タバスを介し、■ＭＥバスのアドレスバスのアドレス信
号と制御バスのデータ転送方向信号に従ってマスターボ
ードとスレーブボードの間で高速にデータが転送される
。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のＶＭＥバスを用いた高速ローカルバス
の一実施例を示すブロック図であり、ｌはバス制御権取
得要求信号ＢＲＯ〜３＊、バス使用表示信号ＢＢＳＹ”
、ハンドシェイク信号（ＤＳＯ〜ｌ ’、ＤＴＡＣＫ”
）の各信号線およびデータバスＤ３１〜００．アドレス
バスＡ３１〜０１などからなるＶＭＥ規格によるＶＭＥ
バス、２はこのＶＭＥバス１の＃０スロットに装着され
、上記信号ＢＲＯ〜３’、ＢＢＳＹ京を受けて各ボード
のバス制御権取得の調停を行なうバスアービタである。
の一実施例を示すブロック図であり、ｌはバス制御権取
得要求信号ＢＲＯ〜３＊、バス使用表示信号ＢＢＳＹ”
、ハンドシェイク信号（ＤＳＯ〜ｌ ’、ＤＴＡＣＫ”
）の各信号線およびデータバスＤ３１〜００．アドレス
バスＡ３１〜０１などからなるＶＭＥ規格によるＶＭＥ
バス、２はこのＶＭＥバス１の＃０スロットに装着され
、上記信号ＢＲＯ〜３’、ＢＢＳＹ京を受けて各ボード
のバス制御権取得の調停を行なうバスアービタである。
また、３は上記ＶＭＥバスｌの＃１スロットに装着され
、上記バスアービタｌからの許可信号ＢＧＯ〜３１Ｎ”
によりバス制御権を取得して、他のボードを制御するバ
スインターフェースを搭載した第ｌＭＰＵボード、４は
上記ＶＭＥバス１の＃２スロットに装着され、上記バス
アービタｌからの許可信号ＢＧＯ〜３０ＵＴ’によりバ
ス制御権を取得して、データの演算処理等を行なうマス
ターボードとしての第２ＭＰＵボード、５は上記ＶＭＥ
バスＩの＃３スロットに装着されたスレーブボードとし
てのメモリボード、６は上記第２ＭＰＵボード４とメモ
リボード５を接続するハンドシェイク信号用の高速ロー
カルバスである。
、上記バスアービタｌからの許可信号ＢＧＯ〜３１Ｎ”
によりバス制御権を取得して、他のボードを制御するバ
スインターフェースを搭載した第ｌＭＰＵボード、４は
上記ＶＭＥバス１の＃２スロットに装着され、上記バス
アービタｌからの許可信号ＢＧＯ〜３０ＵＴ’によりバ
ス制御権を取得して、データの演算処理等を行なうマス
ターボードとしての第２ＭＰＵボード、５は上記ＶＭＥ
バスＩの＃３スロットに装着されたスレーブボードとし
てのメモリボード、６は上記第２ＭＰＵボード４とメモ
リボード５を接続するハンドシェイク信号用の高速ロー
カルバスである。
上記第２ＭＰＵボード４は、ハンドシェイク制御手段を
有しており、このハンドシェイク制御手段は、第２ＭＰ
Ｕボード４が許可信号ＢＧＯ〜３０ＵＴ”によりバス制
御権を取得したとき、ＶＭＥバスｌのハンドシェイク信
号線を介して送受していたデータストローブ信号ＤＳＯ
〜ｌ′ｘ、データアクノリッジ信号ＤＴＡＣＫ′Ｘを、
メモリボード５との間で高速ローカルバス６を介して送
受するように切り換える。そして、この高速ローカルバ
ス６を介してローカルバス使用信号ＶＭＥＥＮ’とデー
タストローブ信号ＳＴＢ本をメモリボード５に送り、メ
モリボード５からデータアクノリッジ信号ＡＣ’を受け
ながら、ＶＭＥバスｌのデータバスを介して、アドレス
バスのアドレス信号Ａ３１〜０１とデータ転送方向信号
としてのＲ／Ｗ信号線の書込信号ＷＲＩＴＥ＊にしたが
って第２ＭＰＵボード４とメモリボード５の間で高速に
データ信号Ｄ３１〜００をシェイクハンド方式で転送す
るようになっている。なお、ＶＭＥバスｌの信号ＩＡＣ
Ｋ”、ＬＷＯＲＤ’、ＡＭＯ〜５は、夫々割込確認信号
、データ長選択信号、アクセスデータ修飾信号である。
有しており、このハンドシェイク制御手段は、第２ＭＰ
Ｕボード４が許可信号ＢＧＯ〜３０ＵＴ”によりバス制
御権を取得したとき、ＶＭＥバスｌのハンドシェイク信
号線を介して送受していたデータストローブ信号ＤＳＯ
〜ｌ′ｘ、データアクノリッジ信号ＤＴＡＣＫ′Ｘを、
メモリボード５との間で高速ローカルバス６を介して送
受するように切り換える。そして、この高速ローカルバ
ス６を介してローカルバス使用信号ＶＭＥＥＮ’とデー
タストローブ信号ＳＴＢ本をメモリボード５に送り、メ
モリボード５からデータアクノリッジ信号ＡＣ’を受け
ながら、ＶＭＥバスｌのデータバスを介して、アドレス
バスのアドレス信号Ａ３１〜０１とデータ転送方向信号
としてのＲ／Ｗ信号線の書込信号ＷＲＩＴＥ＊にしたが
って第２ＭＰＵボード４とメモリボード５の間で高速に
データ信号Ｄ３１〜００をシェイクハンド方式で転送す
るようになっている。なお、ＶＭＥバスｌの信号ＩＡＣ
Ｋ”、ＬＷＯＲＤ’、ＡＭＯ〜５は、夫々割込確認信号
、データ長選択信号、アクセスデータ修飾信号である。
上記構成の高速ローカルバスをもっＶＭＥバスで接続さ
れたボードコンピュータの動作について、第２図のタイ
ミングチャートを参照しつつ次に述べる。なお、図中の
信号名の肩に付した＊は、ローアクティブであることを
示す。
れたボードコンピュータの動作について、第２図のタイ
ミングチャートを参照しつつ次に述べる。なお、図中の
信号名の肩に付した＊は、ローアクティブであることを
示す。
まず、第ｌＭＰＵボード３がバス制御権取得要求を出力
して、要求信号ＢＲＯ〜３８のいずれかをＬにしく１１
参照）、これを受けたバスアービタ２は、第ｌＭＰＵボ
ード３に対する許可信号ＢＧＯ〜３１Ｎ”を出力する（
１２参照）。すると、この許可信号が自己に対するもの
だと判別した第ｌＭＰＵボード３は、第２ＭＰＵボード
４に許可信号ＢＧＯ〜３０ＵＴ’を出力せず、バス制御
権を取得したことを表わすバス使用表示信号ＢＢＳＹＸ
をＬにしく１３参照）、これによってデータ信号Ｄ３１
〜００．アドレス信号Ａ３１〜Ｏ１等が確定して、第ｌ
ＭＰＵボード３によるＶＭＥバスｌを介するメモリ５へ
のアクセスが実行される。即ち、図中の区間ｉ４で示す
ように、書込信号ＷＲＩ ＴＥ寡のＨ，Ｌに応じ、デー
タストローブ信号ＤＳθ〜１＊、データアクノリッジ信
号ＤＴＡＣＫ＊でタイミングをとりつつ、メモリボード
５のアドレス信号Ａ３１〜Ｏ１で指定される番地からの
データの読み出し次いで書き込みがデータバス（Ｄ３１
〜００）を介して行なわれる。なお、この場合、ハンド
シェイク信号ＤＳＯ〜１°、ＤＴＡＣＫ’がＶＭＥバス
ｌを介して送受されるので、アクセスサイクルは、図中
の区間１４の矩形波で示すように第ｌＭＰＵボード３の
バスインターフェース回路における遅延分だけ長くなっ
ており、アクセスが遅いことが分かる。
して、要求信号ＢＲＯ〜３８のいずれかをＬにしく１１
参照）、これを受けたバスアービタ２は、第ｌＭＰＵボ
ード３に対する許可信号ＢＧＯ〜３１Ｎ”を出力する（
１２参照）。すると、この許可信号が自己に対するもの
だと判別した第ｌＭＰＵボード３は、第２ＭＰＵボード
４に許可信号ＢＧＯ〜３０ＵＴ’を出力せず、バス制御
権を取得したことを表わすバス使用表示信号ＢＢＳＹＸ
をＬにしく１３参照）、これによってデータ信号Ｄ３１
〜００．アドレス信号Ａ３１〜Ｏ１等が確定して、第ｌ
ＭＰＵボード３によるＶＭＥバスｌを介するメモリ５へ
のアクセスが実行される。即ち、図中の区間ｉ４で示す
ように、書込信号ＷＲＩ ＴＥ寡のＨ，Ｌに応じ、デー
タストローブ信号ＤＳθ〜１＊、データアクノリッジ信
号ＤＴＡＣＫ＊でタイミングをとりつつ、メモリボード
５のアドレス信号Ａ３１〜Ｏ１で指定される番地からの
データの読み出し次いで書き込みがデータバス（Ｄ３１
〜００）を介して行なわれる。なお、この場合、ハンド
シェイク信号ＤＳＯ〜１°、ＤＴＡＣＫ’がＶＭＥバス
ｌを介して送受されるので、アクセスサイクルは、図中
の区間１４の矩形波で示すように第ｌＭＰＵボード３の
バスインターフェース回路における遅延分だけ長くなっ
ており、アクセスが遅いことが分かる。
次に、第２ＭＰＵボード４がバス制御権取得要求信号Ｂ
ＲＯ〜３京のいずれかをＬにすると（１５参照）、バス
アービタ２が第２ＭＰＵボード４に対する許可信号ＢＧ
Ｏ〜３１Ｎ＊を出力しく１６参照）、これを受けた第ｌ
ＭＰＵボード３は、これが自己に対するものでないと判
別して許可信号ＢＧＯ〜３０ＵＴ”を出力して（１７参
照）、バス制御権を譲り、これを受けた第２ＭＰＵボー
ド４は、要求信号の出力で一時Ｈになっていたバス制御
権を得たことを表わすバス使用表示信号ＢＢＳＹｘをＬ
にしく１８参照）、これによってデータ信号Ｄ３１〜０
０．アドレス信号Ａ３１〜θ等が確定する。これと同時
に、第２ＭＰＵボード４のハンドシェイク制御手段は、
ＶＭＥバス１を介して送受していたハンドシェイク信号
ＤＳＯ〜！ＸＤＴＡＣＫ本を、メモリボード５との間で
高速ローカルバス６を介して送受するように切り換える
。
ＲＯ〜３京のいずれかをＬにすると（１５参照）、バス
アービタ２が第２ＭＰＵボード４に対する許可信号ＢＧ
Ｏ〜３１Ｎ＊を出力しく１６参照）、これを受けた第ｌ
ＭＰＵボード３は、これが自己に対するものでないと判
別して許可信号ＢＧＯ〜３０ＵＴ”を出力して（１７参
照）、バス制御権を譲り、これを受けた第２ＭＰＵボー
ド４は、要求信号の出力で一時Ｈになっていたバス制御
権を得たことを表わすバス使用表示信号ＢＢＳＹｘをＬ
にしく１８参照）、これによってデータ信号Ｄ３１〜０
０．アドレス信号Ａ３１〜θ等が確定する。これと同時
に、第２ＭＰＵボード４のハンドシェイク制御手段は、
ＶＭＥバス１を介して送受していたハンドシェイク信号
ＤＳＯ〜！ＸＤＴＡＣＫ本を、メモリボード５との間で
高速ローカルバス６を介して送受するように切り換える
。
即ち、上記ハンドシェイク制御手段は、高速ローカルバ
ス６のローカルバス使用信号ＶＭＥＥＮ＊をＬにして（
１９参照）、メモリボード５をして高速ローカルバス６
のハンドシェイク信号ＳＴＢ”ＡＣＫ”を使うように切
り換えさせ、第２ＭＰＵボード４による高速ローカルバ
ス６を併用したメモリ５へのアクセスが実行される。つ
まり、図中の区間２０で示すように、書込信号ＷＲＩＴ
Ｅ’のＨ，Ｌに応じ、データストローブ信号ｓＴＢ”デ
ータアクノリッジ信号ＡＣＫ本でタイミングをとりつつ
、メモリボード５のアドレス信号Ａ３１〜Ｏ１で指定さ
れる番地からデータの読み出し次いで書き込みがデータ
バス（Ｄ３１〜００）を介して行なわれる。この場合、
ハンドシェイク信号ＳＴＢ本、ＡＣＫ＊が、ＶＭＥバス
１の複雑なインターフェース回路を経ず、高速ローカル
バス６を経て迅速に送受されるので、アクセスサイクル
は、図中の区間２０の矩形波で示すように前述の場合よ
り短かく、高速にアクセスが実行できることが分かる。
ス６のローカルバス使用信号ＶＭＥＥＮ＊をＬにして（
１９参照）、メモリボード５をして高速ローカルバス６
のハンドシェイク信号ＳＴＢ”ＡＣＫ”を使うように切
り換えさせ、第２ＭＰＵボード４による高速ローカルバ
ス６を併用したメモリ５へのアクセスが実行される。つ
まり、図中の区間２０で示すように、書込信号ＷＲＩＴ
Ｅ’のＨ，Ｌに応じ、データストローブ信号ｓＴＢ”デ
ータアクノリッジ信号ＡＣＫ本でタイミングをとりつつ
、メモリボード５のアドレス信号Ａ３１〜Ｏ１で指定さ
れる番地からデータの読み出し次いで書き込みがデータ
バス（Ｄ３１〜００）を介して行なわれる。この場合、
ハンドシェイク信号ＳＴＢ本、ＡＣＫ＊が、ＶＭＥバス
１の複雑なインターフェース回路を経ず、高速ローカル
バス６を経て迅速に送受されるので、アクセスサイクル
は、図中の区間２０の矩形波で示すように前述の場合よ
り短かく、高速にアクセスが実行できることが分かる。
最後に、第ｌＭＰＵボード３が再びバス制御権取得要求
信号ＢＲＯ〜３′ｘのいずれかをＬにすると（２１参照
）、バスアービタ２が第ｌＭＰＵボード３に対する許可
信号ＢＧＯ〜３１Ｎ”を出力しく２２参照）、これを受
けた第ｌＭＰＵボード３は、第２ＭＰＵボード４が放棄
したバス制御権を取得し、要求信号の出力で一時Ｈにな
っていたバス使用表示信号ＢＢＳＹ”をＬにする（２３
参照）。すると、第２ＭＰＵボード４から高速ローカル
バス６を経るローカルバス使用信号ＶＭＥＥＮ”がＨに
なり（２４参照）、これによってメモリボード５のハン
ドシェイク信号が図中の区間２５の矩形波で示すように
ＶＭＥバスｌ側（ＤＳＯ〜ｌ寡ＤＴＡＣＫ本）に切り換
わって、メモリボード５は最初に述べたように第ｌＭＰ
Ｕボード３からのアクセスに応答するようになる。
信号ＢＲＯ〜３′ｘのいずれかをＬにすると（２１参照
）、バスアービタ２が第ｌＭＰＵボード３に対する許可
信号ＢＧＯ〜３１Ｎ”を出力しく２２参照）、これを受
けた第ｌＭＰＵボード３は、第２ＭＰＵボード４が放棄
したバス制御権を取得し、要求信号の出力で一時Ｈにな
っていたバス使用表示信号ＢＢＳＹ”をＬにする（２３
参照）。すると、第２ＭＰＵボード４から高速ローカル
バス６を経るローカルバス使用信号ＶＭＥＥＮ”がＨに
なり（２４参照）、これによってメモリボード５のハン
ドシェイク信号が図中の区間２５の矩形波で示すように
ＶＭＥバスｌ側（ＤＳＯ〜ｌ寡ＤＴＡＣＫ本）に切り換
わって、メモリボード５は最初に述べたように第ｌＭＰ
Ｕボード３からのアクセスに応答するようになる。
このように、上記実施例では、互いにＶＭＥバス！で接
続されるマスターボードたる第２ＭＰＵボード４とスレ
ーブボードたるメモリボード５をハンドシェイク信号用
の高速ローカルバス６で接続し、第２ＭＰＵボード４が
バス制御権を取得したとき、ハンドシェイク制御手段に
よって、メモリボード５との間で上記高速ローカルバス
６を介してアクセスハンドシェイク信号を高速に送受し
つつ、ＶＭＥバス１のアドレス信号Ａ３１〜０！。
続されるマスターボードたる第２ＭＰＵボード４とスレ
ーブボードたるメモリボード５をハンドシェイク信号用
の高速ローカルバス６で接続し、第２ＭＰＵボード４が
バス制御権を取得したとき、ハンドシェイク制御手段に
よって、メモリボード５との間で上記高速ローカルバス
６を介してアクセスハンドシェイク信号を高速に送受し
つつ、ＶＭＥバス１のアドレス信号Ａ３１〜０！。
書込信号ＷＲＩ ＴＥ ”に従ってデータ信号Ｄ３１〜
００を転送しているので、メモリボード５を第２、第ｌ
ＭＰＵボード４．３に対して夫々高速、低速で応答する
いわばデュアルポートメモリとして動作させることがで
き、高速アクセスによって第２ＭＰＵボード４のデータ
の処理能力を大幅に向上できるとともに、上記デュアル
ポート機能によってマルチマスク構成の分散処理性能の
向上を図ることができる。また、上記実施例の高速ロー
カルバス６は、ＶＭＥＥＮ京、ＳＴＢ＊、ＡＣＫ京の僅
か３本の信号線で構成でき、他は可能な限りＶＭＥバス
１の信号線を共用するようにしているので、従来例の数
ｌＯ杢というローカルバスやそのインターフェース回路
がいらず、部品点数やバス接続工数を大幅に削減するこ
とができるうえ、ＶＭＥバスインターフェースの互換性
を損なわない。
００を転送しているので、メモリボード５を第２、第ｌ
ＭＰＵボード４．３に対して夫々高速、低速で応答する
いわばデュアルポートメモリとして動作させることがで
き、高速アクセスによって第２ＭＰＵボード４のデータ
の処理能力を大幅に向上できるとともに、上記デュアル
ポート機能によってマルチマスク構成の分散処理性能の
向上を図ることができる。また、上記実施例の高速ロー
カルバス６は、ＶＭＥＥＮ京、ＳＴＢ＊、ＡＣＫ京の僅
か３本の信号線で構成でき、他は可能な限りＶＭＥバス
１の信号線を共用するようにしているので、従来例の数
ｌＯ杢というローカルバスやそのインターフェース回路
がいらず、部品点数やバス接続工数を大幅に削減するこ
とができるうえ、ＶＭＥバスインターフェースの互換性
を損なわない。
なお、上記実施例では、スレーブボードをメモリボード
５としたが、これをＩ１０ボードなどにしてもよい。
５としたが、これをＩ１０ボードなどにしてもよい。
また、本発明が図示の実施例に限られないのはいうまで
もない。
もない。
〈発明の効果〉
以上の説明で明らかなように、本発明のＶＭＥバスを用
いた高速ローカルバスは、バスアービタとバスインター
フェースを有するＶＭＥバスで互いに接続されたマスタ
ーボードとスレーブボードをハンドシェイク信号用の高
速ローカルバスで接続し、マスターボードがバス制御権
を取得したとキ、ハンドシェイク制御手段によって、ス
レーブボードとの間で上記高速ローカルバスを介してア
クセスハンドシェイク信号を高速に送受しつつ、ＶＭＥ
バスを介してデータ信号、アドレス信号、データ転送方
向信号を送受するようにしているので、部品点数やバス
接続工数が増える従来の多数本のローカルバスやそのイ
ンターフェース回路を用いずとも、両ボード間の高速ア
クセスによってデータ処理能力を大幅に向上できるとと
もに、ＶＭＥバスの拡張性を十分に生したマルチマスク
方式による分散処理性能の向上を図ることができる。
いた高速ローカルバスは、バスアービタとバスインター
フェースを有するＶＭＥバスで互いに接続されたマスタ
ーボードとスレーブボードをハンドシェイク信号用の高
速ローカルバスで接続し、マスターボードがバス制御権
を取得したとキ、ハンドシェイク制御手段によって、ス
レーブボードとの間で上記高速ローカルバスを介してア
クセスハンドシェイク信号を高速に送受しつつ、ＶＭＥ
バスを介してデータ信号、アドレス信号、データ転送方
向信号を送受するようにしているので、部品点数やバス
接続工数が増える従来の多数本のローカルバスやそのイ
ンターフェース回路を用いずとも、両ボード間の高速ア
クセスによってデータ処理能力を大幅に向上できるとと
もに、ＶＭＥバスの拡張性を十分に生したマルチマスク
方式による分散処理性能の向上を図ることができる。
第１図は本発明のＶＭＥバスを用いた高速ローカルバス
の一実施例を示すブロック図、第２図は上記実施例の動
作を示すタイミングチャートである。 ｌ・・・ＶＭＥバス、２・・・バスアービタ、３・・・
第ｌＭＰＵボード、４・・・第２ＭＰＵボード、５・・
・メモリボード、６・・・高速ローカルバス。
の一実施例を示すブロック図、第２図は上記実施例の動
作を示すタイミングチャートである。 ｌ・・・ＶＭＥバス、２・・・バスアービタ、３・・・
第ｌＭＰＵボード、４・・・第２ＭＰＵボード、５・・
・メモリボード、６・・・高速ローカルバス。
Claims (1)
- （１） バス制御権取得要求信号線、バス使用表示信号
線、ハンドシェイク信号線を含む制御バスとデータバス
とアドレスバスからなり、バスアービタ、バスインター
フェース、マスターボードおよびスレーブボードを互い
に接続するＶＭＥ規格によるＶＭＥバスにおいて、 上記マスターボードとスレーブボードをハンドシェイク
信号用の高速ローカルバスで接続するとともに、マスタ
ーボードがバス制御権を取得したとき、スレーブボード
との間で上記高速ローカルバスを介してアクセスハンド
シェイク信号を送受しつつ、上記ＶＭＥバスを介してデ
ータ信号、アドレス信号、データ転送方向信号を送受す
るハンドシェイク制御手段を上記マスターボードに設け
て、マスターボードとスレーブボードとの高速アクセス
を可能ならしめたことを特徴とするＶＭＥバスを用いた
高速ローカルバス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7991789A JPH02257352A (ja) | 1989-03-30 | 1989-03-30 | Ｖｍｅバスを用いた高速ローカルバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7991789A JPH02257352A (ja) | 1989-03-30 | 1989-03-30 | Ｖｍｅバスを用いた高速ローカルバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257352A true JPH02257352A (ja) | 1990-10-18 |
Family
ID=13703648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7991789A Pending JPH02257352A (ja) | 1989-03-30 | 1989-03-30 | Ｖｍｅバスを用いた高速ローカルバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320563B1 (ko) * | 2000-04-03 | 2002-01-15 | 정문술 | 메모리 및 입출력 포트 인터페이스 제어 장치 |
| KR100366048B1 (ko) * | 1996-03-19 | 2003-03-06 | 삼성탈레스 주식회사 | 브이. 엠. 이. 보드의 데이타 전송 장치 |
| JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 密結合低電力画像処理のための方法および装置 |
-
1989
- 1989-03-30 JP JP7991789A patent/JPH02257352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366048B1 (ko) * | 1996-03-19 | 2003-03-06 | 삼성탈레스 주식회사 | 브이. 엠. 이. 보드의 데이타 전송 장치 |
| KR100320563B1 (ko) * | 2000-04-03 | 2002-01-15 | 정문술 | 메모리 및 입출력 포트 인터페이스 제어 장치 |
| JP2015508515A (ja) * | 2011-11-11 | 2015-03-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 密結合低電力画像処理のための方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6173349B1 (en) | Shared bus system with transaction and destination ID | |
| JP3838278B2 (ja) | コンピュータ・システムの２つのバス間のブリッジ回路 | |
| KR930008039B1 (ko) | 인터페이스 회로 | |
| JPS63255759A (ja) | 制御システム | |
| US20050256994A1 (en) | System and method for providing an arbitrated memory bus in a hybrid computing system | |
| US5280589A (en) | Memory access control system for use with a relatively small size data processing system | |
| KR100218265B1 (ko) | 우선 순위 요구 및 바이패스 버스 | |
| US7020733B2 (en) | Data bus system and method for performing cross-access between buses | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH02257352A (ja) | Ｖｍｅバスを用いた高速ローカルバス | |
| US6370593B1 (en) | Apparatus for multiplexing bus interfaces on a computer expansion | |
| KR100475438B1 (ko) | 데이터 버스 시스템 및 버스간 크로스 액세스 방법 | |
| US6430637B1 (en) | Method for multiplexing bus interfaces on a computer expansion bus | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| US5003461A (en) | Cluster controller memory arbiter | |
| JPH08221355A (ja) | 多重プロセッサシステム | |
| JP2565916B2 (ja) | メモリアクセス制御装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JP3098550B2 (ja) | バス制御方式 | |
| JP2632049B2 (ja) | マルチプロセッサシステム | |
| JPH0434187B2 (ja) | ||
| JP2004110224A (ja) | データ転送回路 | |
| JPH04167164A (ja) | プロセッサ間結合装置 | |
| JPH0113575B2 (ja) | ||
| JPS63104155A (ja) | 電子計算機 |