KR100218265B1 - 우선 순위 요구 및 바이패스 버스 - Google Patents

우선 순위 요구 및 바이패스 버스 Download PDF

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Abstract

버스 시스템에서 우선 순위 요구 들에 대한 대기 시간을 줄이기 위하여 버스 장치로의 비우선 순위 요구 들은 상기 우선 순위 요구 들이 비 우선 순위 요구 들에 앞서 진행될 수 있도록 우선 순위 요구 들로부터 분리된다. 우선 순위 요구 들은 우선 순위 요구 버스 상에서 전달된다. 표준 비우선 순위 요구 들은 여러 버스 장치 들과 연결된 공유 버스 상에 보내진다. 제 2 버스 장치는 상기 공유 버스로부터 비우선 순위 요구 들을 받는 요구 버퍼와 상기 우선 순위 요구 버스로부터 우선 순위 요구 들을 받는 우선 순위 버퍼를 포함한다. 상기 우선 순위 버퍼로부터의 요구 들은 상기 요구 버퍼에서의 요구 들에 앞서 진행된다. 일 실시예에 있어서, 상기 요구 버퍼 및 우선 순위 버퍼와 연결된 입력 포트 들을 갖는 멀티플렉서는 만일 상기 우선 순위 버퍼에 우선 순위 요구 들이 있다면 우선 순위 요구 들을 출력하도록 구성된다. 버스 통신 시스템의 다른 실시예 들은 우선 순위 데이터를 제 1 버스 장치와 연결된 주변 장치에 직접 전달하는 우선 순위 바이패스 버스를 결합한다.

Description

우선 순위 요구 및 바이패스 버스
본 발명은 버스 구조에 관한 것으로서, 특히 우선 순위 데이터 채널에 최소 대기 시간을 제공하는 우선 순위 바이패스 버스에 관한 것이다.
버스(Bus)는 전자 시스템의 다양한 장치들 사이의 통신 경로이다. 예를 들면, 컴퓨터 시스템에서 중앙 처리 장치(CPU)는 메모리 버스를 통하여 주 메모리를 전달한다. 또한 주변 장치 들은 메모리 버스에 연결되거나 분리된 입출력 버스(IO Bus)를 통하여 중앙 처리 장치에 연결될 수 있다.
버스 들은 주로 두 지점간 버스(Point-to-Point Bus) 들과 공유 버스(Shared Bus) 들과 같은 두 범주로 나뉘어질 수 있다. 두 지점간 버스는 단지 두 개의 버스 장치만 서로 연결한다. 공유 버스는 두 개의 버스 장치 이상에 사용될 수 있다. 그래서 통신에 요구되는 여러 버스 들은 두 지점간 버스나 공유 버스의 사용 여부에 의존한다. 예를 들면, 4 개의 버스 장치 들은 서로 교신하기 위하여 6 개의 두 지점간 버스를 필요로 하지만, 상기 장치 들은 단 하나의 공유 버스를 통하여 연락 될 수 있다. 하나의 공유 버스 구조로써 4 개의 버스 장치 들은 모두 하나의 버스를 공유할 수 있는 것이다.
두 지점간 버스는 보다 낮은 대기 시간, 최소한의 버스 경쟁의 이점을 갖고 있고, 그리고 다중 동시 데이터 전송을 지원하는 능력을 갖고 있다. 그러나, 두 지점간 버스 구조에 사용되는 많은 수의 버스 들은 많은 수의 칩이나 보드 영역을 필요로 한다.
단지 하나의 공유 버스가 다중 버스 장치 들을 지원할 수 있기 때문에 칩이나 보드 영역은 두 지점간 버스 구조에 비하여 공유 버스 구조를 실행하는 데 훨씬 덜 필요하다. 전자 시스템이 점점 더 복잡해짐과 더불어 데이터 버스도 방대해지고 있다. 방대한 데이터 버스는 칩이나 보드가 비싸질 때 두 지점간 버스 들의 많은 사용을 억제한다. 그러므로 공유 버스는 주로 다중 전자 시스템 들에 사용된다.
공유 버스의 큰 단점은 버스 대기 시간, 즉, 버스의 사용을 요구하는 버스 장치와 버스를 사용할 수 있는 버스 장치 사이의 시간이 길다는 것이다. 공유 버스에 있어서 버스 대기의 주 원인은 다중 버스 장치가 상기 버스를 동시에 필요로 할 때 일어난다.
버스 대기 시간은 다중 버스 장치가 동일 목적의 버스 장치와 교신되기를 요구하면 증대된다. 이러한 상황에서, 상기 목적의 버스 장치는 여러 가지 요구에 대기할 수 있고, 각 요구에 차례로 응답할 수 있다. 그러므로, 상기 장치에 요구되는 대기 시간이 지연되면 될수록 더 큰 대기 시간을 허용하게 된다. 따라서, 버스 시스템은 낮은 대기 시간을 제공하지만 두 지점간 버스 구조에 의하여 소모되는 영역을 소모하지 않는 것이 요구된다.
본 발명의 장치 및 방법에 따르면, 버스 통신 시스템에서 우선 순위 요구에 대한 대기 시간을 줄이게 된다. 상기 버스 통신 시스템은 공유 버스와 상기 공유 버스에 연결된 복수의 버스 장치를 포함한다. 또한 제 1 버스 장치는 우선 순위 요구 버스(Priority Request Bus)에 의하여 제 2 버스 장치와 연결된다. 상기 제 2 버스 장치는 공유 버스로부터 비우선 순위의 요구를 받는 요구 버퍼(request buffer)와 상기 우선 순위 요구 버스로부터 우선 순위의 요구를 받는 우선 순위 버퍼(priority buffer)를 포함한다. 상기 제 2 버스 장치는 상기 요구 버퍼에서 비 우선 순위 요구가 진행되기 전에 상기 우선 순위 버퍼에서 우선 순위 요구를 진행한다.
본 발명의 다른 실시예에서, 멀티플렉서(multiplexer)는 요구 버퍼와 연결된 제 1 입력 포트와, 우선 순위 버퍼에 연결된 제 2 입력 포트와, 그리고 상기 우선 순위 버퍼에 연결된 선택 단자를 갖는다. 특히, 상기 우선 순위 버퍼가 하나의 레지스터(register)인 실시예에 대하여, 상기 우선 순위 버퍼는 선택 단자에 연결된 우선 순위 요구 밸리드 비트(priority request valid bit)를 포함한다. 상기 우선 순위 버퍼가 FIFO 인 실시예에 대하여, FIFO 공 플래그(FIFO empty flag)는 선택 단자와 연결된다.
특징적으로, 주변 장치는 제 1 버스 장치에 연결된다. 상기 주변 장치는 사실상 우선 순위 요구에 대한 데이터를 받거나 공급한다. 공유 버스의 대기에 따른 대기 시간의 제거하기 위하여 우선 순위 바이패스 버스는 주변 장치와 제 2 버스 장치 사이에 연결된다. 우선 순위 요구에 대한 데이터는 공유 버스 대신에 상기 우선 순위 바이패스 버스로 전달된다.
도 1 은 공유 버스 시스템을 나타낸 블록도.
도 2 는 데이터 장치 제어기를 나타낸 블록도.
도 3 은 본 발명의 실시예에 따른 우선 순위 바이패스 버스를 가진 공유 버스 시스템을 나타낸 블록도.
도 4 는 본 발명의 실시예에 따른 우선 순위 바이패스 버스를 사용하는 데이터 장치 제어기를 나타낸 블록도.
도 5 는 본 발명의 실시예에 따른 우선 순위 바이패스 버스를 가진 공유 버스 시스템을 나타낸 블록도.
도 6 은 본 발명의 실시예에 따른 우선 순위 바이패스 버스에 우선 순위 판독 요구에 관한 타임도.
도 1 은 종래의 공유 버스 시스템(100)의 블록도를 나타낸다.
다른 가능한 버스 장치(미도시) 뿐만 아니라 데이터 장치 제어기(120), 버스 장치(130), 주변 장치 제어기(140)와 같은 여러 버스 장치 들은, 어드레스 버스, 데이터 버스, 제어 버스를 포함할 수 있는 공유 버스(190)에 의하여 서로 연결된다. 다른 공유 버스 시스템에서는 어드레스 값이나 데이터 값 들은 하나의 복합된 어드레스/데이터 버스 위에서 다중화된다.
데이터 장치 제어기(120)는 데이터 장치(125)와 연결되고, 이 장치(125)는, 예를 들어, 동기 다이나믹 메모리 칩, 마그네틱 디스크 드라이브 또는 테이프 드라이브와 같은 메모리 시스템이나, 카메라, 오디오 입력 장치 또는 측정 스테이션과 같은 데이터 수집 시스템이나, 컴퓨터 네트워크와 같은 통신 장치일 수 있다.
주변 장치 제어기(140)는 주변 장치(150)과 다른 주변 장치(160)와 연결된다. 상기 주변 장치(150)(160)은, 예를 들어, 그랙픽 화면 제어기, 오디오 코덱(CODEC), 비디오 코덱, 디스크 드라이브, 테이프 드라이브, 또는 컴퓨터 네트워크 일 수 있다.
공유 버스 시스템(100)은 특히 공유 버스(190)에 접근하는 것을 제어하기 위한 버스 중재 시스템을 갖고 있다. 사용되는 특정 버스 중재 시스템 구조는 본 발명의 요부는 아니다. 버스 중재에 관한 방법, 회로, 및 기술 들은, 즉 변호사 명부 번호 M-4398를 가진 Amjad Z. Qureshi와 Le Trong Nguyen에 의하여 동일자 출원된 미국출원번호 _ 의 “트랜잭션과 수신지 ID 를 갖는 공유 버스 시스템(SHARED BUS SYSTEM WITH TRANSACTION AND DESTINATION ID)”에 기재되어 있는 데, 상기 미국특허의 내용은 본 발명에서 참조로 인용된다.
버스를 사용하게 하는 버스 장치는 일반적으로 버스 마스터(bus master)라고 말한다. 상기 버스 마스터는 다른 버스 장치와 연락하고, 이 다른 장치는 주로 버스 슬래이브(bus slave)라고 한다. 버스 장치는 마스터만 될 수도 있고, 슬래이브만 될 수도 있고, 아니면 마스터와 슬래이브 둘 다가 될 수도 있다.
공유 버스(190)를 실제로 실행해 보면 여러 가지 제어 신호 들이 도움을 줄 수 있다. 예를 들면, 각 버스 장치 들이 데이터 FIFO 들을 버퍼로서 사용하면, 채워진 FIFO와 빈 FIFO와 같은 상태 플래그(status flag) 들은 버스 슬래이브가 데이터를 받거나 전송할 준비가 되어있는지 여부에 관계없이 표시하기 위하여 사용될 수 있다. 다른 버스 시스템에서는 디바이스 준비 신호가 사용될 수 있다.
공유 버스(190)는 앞에서 거론된 버스 대기 시간 문제를 겪을 수 있다. 예를 들면, 데이터 장치(125)가 버스 시스템(100)에 대한 주 메모리이면, 버스 장치(130)와 주변 장치 제어기(140)는 빈번하게 데이터 장치(125)에 접근할 수 있다. 더욱이, 다른 버스 장치 들은 다른 버스 장치 들과 교신할 수 있도록 공유 버스(190)의 사용을 요구할 수 있다. 어떤 때에는, 공유 버스(190)의 대기 시간이 상당히 높을 수 있다. 게다가, 현재 메모리 제어기의 역할을 하는 데이터 장치 제어기(120)는 데이터 장치(125)에 대한 요구 들을 큐하고 이 들을 연속적으로 처리해야만 할 것이다. 그러므로, 데이터 장치 제어기(120)의 대기 시간은 데이터 장치(125)의 요구에 대한 공유 버스(190)의 대기 시간을 더욱 더 악화시킨다.
만일 주변 장치(160)가 화면 재생을 위한 스크린 데이터를 요하는 화면 제어기와 같은 우선 순위 장치라고 하면, 주변 장치(160)로부터의 요구는 낮은 대기 시간 응답을 가져야 한다. 그러므로, 데이터 장치 제어기(120)는 주변 장치(160)로부터의 요청에 우선할 수 있음에 틀림없다. 더욱이 공유 버스(190)에 사용되는 버스 중재 구조는 주변 장치(160)에 우선 순위를 주어야 한다.
도 2 는 데이터 장치 제어기(120) 내부로 우선 순위 요구의 대기 시간을 줄일 수 있는 해결 수단을 나타낸다.
데이터 장치 제어기(120)는 요구 버퍼(210)를 포함하고, 이는 데이터 장치(125)에 대한 미해결 요구 들을 저장한다. 상기 요구 들은 우선 순위 디코더(220)가 요구 버퍼(210)에 있는 상기 미해결 요구 들이 가장 큰 우선 순위를 갖는다는 것을 결정하기 위하여 사용하는 우선 순위 정보를 포함한다. 우선 순위 디코더(220)는 데이터 장치 관리기(240)에 가장 높은 우선 순위를 갖는 미해결 요구을 제공할 수 있도록 요구 버퍼(210)를 제어한다. 데이터 장치 관리기(240)는 상기 요구에 따라 데이터를 받거나 제공하는 데이터 장치(125)를 제어한다.
데이터 기록 요구에는, 공유 버스(190)로부터의 데이터가 3 상 버퍼(255)를 통하여 데이터 장치(125)로 전달되기 전에 기록 버퍼(260)와 기록 래치(250)에 일시적으로 저장된다. 3 상 버퍼(255)는 데이터 장치(125)에 기록 래치(250)를 연결하는 각 데이터 선상에 분리된 3 상 버퍼를 나타낸다. 3 상 버퍼(255)는 기록 래치(250)의 출력이 데이터 장치(125)의 출력을 방해하지 않도록 판독할 동안에는 쓸모가 없다. 특히, 기록 버퍼(260)은 공유 버스(190)로부터 전송 시간이 최소화되도록 SRAM 이나 FIFO 와 같은 빠른 메모리 장치를 사용한다.
데이터 판독 요구에는, 데이터 장치(125)로부터의 데이터가 공유 버스(190)에 도달하기 위하여 판독 래치(270), 판독 버퍼(280), 및 3 상 버퍼(285)를 통과한다. 3 상 버퍼(285)는 단지 판독 버퍼(280)가 공유 버스(190) 상의 버스 장치 들 사이에 선로 경쟁을 막기 위하여 공유 버스(190)로 보내질 때에만 허용된다. 만일 데이터 장치(125)가 속도가 느린 장치라면, 공유 버스(190)로의 전송은 판독 버퍼(280)로부터 일어날 수 있기 때문에 삽입된 기록을 사용하는 것은 데이터 장치(125)의 대기 시간이 공유 버스(190)의 속도에 미치는 영향을 줄일 수 있다. 데이터 장치(125)의 다른 실시예에는 분리된 입, 출력 포트를 사용한다. 상기와 같은 데이터 장치(125)의 실시예라면, 기록 래치(250)가 데이터 장치(125)의 입력 포트와 연결되기 때문에 3 상 버퍼(255)는 불필요하다. 마찬가지로, 판독 래치(270)는 데이터 장치(125)의 출력 포트와 연결된다.
우선 순위 디코딩에 대해서는, 요구 버퍼(210)는 FIFO와 같은 비교적 단순한 설계 구조 대신에 램(RAM) 구조이다. 더욱이, 우선 순위 디코딩에서는 모든 요구 들과 이에 따른 모든 버스 장치 들은 장치 제어기(120)의 우선 순위 구조를 보조할 수 있는 회로 구성 요소를 포함해야 한다.
더욱이, 데이터 장치 제어기(120)에 있는 우선 순위 디코더(220)는 다중 동시 요구 들로 인한 본래의 공유 버스(190)의 시간 지연을 없애지는 않는다. 높은 우선 순위 장치로하여금 낮은 우선 순위 장치에 앞서서 버스에 접근시키도록 허용한 공유 버스(190)의 중재에 관한 우선 순위 구조는 상기 높은 우선 순위 장치의 대기 시간을 줄인다. 그러나, 낮은 우선 순위 장치는 증가된 시간 지연을 겪는 데, 이는 상기 낮은 우선 순위 장치와 동시에 반복적으로 공유 버스(190)를 요구하기 때문이다.
도 3 은 본 발명의 실시예에 따른 우선 순위 바이패스 버스(360)를 결합한 공유 버스 시스템(300)의 블록도를 나타낸다.
공유 버스 시스템(300)의 여러 구성 요소는, 예를 들면, 하나의 집적 회로(IC)로 제조될 수 있고, 하나의 인쇄 회로 기판(PCB) 위의 구성 요소로 제조될 수 있거나, 아니면 복합 인쇄 회로 기판을 사용하여 제조될 수도 있다. 공유 버스 시스템(300) 내에는 데이터 장치 제어기(320)와 주변 장치 제어기(340)와 같은 여러 버스 장치 들이 공유 버스(190)를 공유한다. 공유 버스(190)는 어드레스 버스, 데이터 버스, 제어 버스를 포함한다. 또한 공유 버스 시스템(300)은 데이터 장치 제어기(320)에 의하여 연결 및 제어되는 데이터 장치(125)를 포함한다. 또한, 주변 장치(350)는 주변 장치 제어기(340)와 연결된다. 다른 실시예에서는 주변 장치(350)가 하나의 유니트로서 주변 장치 제어기(340)와 결합된다. 마찬가지로, 다른 실시예에서는 데이터 장치(125)와 데이터 장치 제어기(320)가 하나의 유니트로서 복합된다.
주변 장치(350)는 데이터 장치(125)에 높은 우선 순위 요구를 한다. 그러므로, 주변 장치(350)로부터 데이터 장치(125)로의 요구 들은 극히 적은 대기 시간이 주어져야한다. 공유 버스(190)의 시간 대기를 피하기 위하여, 주변 장치(350)는 우선 순위 바이패스 버스(360)에 의하여 데이터 장치 제어기(320)에 직결된다. 우선 순위 바이패스 버스(360)의 범례는 데이터 버스, 제어 버스, 또는 어드레스 버스를 포함한다.
또한 주변 장치 제어기(340)는 데이터 장치 제어기(320)와 직결된다. 특히, 주변 장치 제어기(340)는 우선 순위 요구 버스(370)를 경유하여 데이터 장치 제어기(320)에 우선 순위 요구 신호 들을 보낼 수 있다. 우선 순위 요구 버스(370)의 여러 실시례는 데이터 버스, 제어 버스, 또는 어드레스 버스를 포함한다. 그러나, 대부분의 요구 버스(370)의 실시예는 데이터 버스를 결합하지 않는다.
주변 장치(350)가 데이터 장치(125)로부터 데이터를 필요로 할 때, 주변 장치 제어기(340)는 우선 순위 요구 버스(370) 상에서 우선 순위 요구를 구동함으로써 우선 순위 버스 요구를 시작한다. 특징적으로, 주변 장치 제어기(340)는 데이터 장치 제어기(320)가 새로운 우선 순위 요구를 취급할 수 있을지의 여부를 결정하기 위하여 우선 순위 요구 버스(370) 위에서 우선 순위 허용 상태선을 제일 먼저 통제한다. 만일 데이터 장치 제어기(320)가 새로운 우선 순위 요구를 취급할 수 있다면, 주변 장치 제어기(340)는 데이터 장치 제어기(320)로 우선 순위 요구를 구동한다. 특징적으로, 주변 장치 제어기(340)는 우선 순위 요구 정보를 유효하게 하는 제어 신호들 뿐만 아니라 우선 순위 요구 버스(370) 상의 우선 순위 요구 정보를 구동한다. 상기 요구의 크기를 가리키는 다른 제어 신호 들은 상기 요구가 판독용이나 기록용인지 아니면 요구체의 정체가 어떤지 간에 역시 우선 순위 요구 정보의 일부가 될 것이다. 데이터 장치 제어기(320)는 공유 버스(190)로부터 미해결된 비우선 순위 요구 보다 먼저 우선 순위 요구를 처리한다.
데이터 장치 제어기(320)가 우선 순위 요구를 처리할 때, 데이터는 오히려 공유 버스(190) 보다 우선 순위 바이패스 버스(360) 상에서 이동된다. 그러므로, 우선 순위 요구가 진행될 동안 다른 장치 들은 공유 버스(190)를 이용할 수 있다. 그러나, 다른 어떤 실시예라도 당연히 우선 순위 데이터에 대하여 공유 버스(190)를 이용한다.
도 4 는 미해결된 다른 비우선 순위 요구 보다 먼저 우선 순위 요구를 진행시키도록 하는 데이터 장치 제어기에 대한 하나의 실시예를 나타낸 블록도이다.
공유 버스(190)로부터의 비우선 순위 요구는 요구 FIFO(410)에 저장된다. 다른 실시예에서는, FIFO를 제외한 메모리 구조는 요구 FIFO(410) 대신하여 사용된다. 우선 순위 버스(370)에서의 우선 순위 요구는 우선 순위 버퍼(440)에 저장된다. 요구 FIFO(410)와 우선 순위 버퍼(440)에서의 요구는 각 각 멀티플렉서(420)의 제 1 입력 포트와 제 2 입력 포트로 유입된다. 만일 우선 순위 버퍼(440)가 유효한 우선 순위 요구를 저장하고 있다면, 멀티플렉서(420)는 우선 순위 버퍼(440)에서 데이터 장치 관리기(430)로 우선 순위 요구를 보낸다. 반면에, 멀티플렉서(420)는 요구 FIFO(410)에서 데이터 장치 관리기(430)로 비우선 순위 요구를 보낸다.
데이터 장치 제어기(320)에 대한 하나의 실시예에서, 우선 순위 버퍼(440)는 우선 순위 요구 버스(370)부터의 우선 순위 요구를 저장하는 하나의 레지스터이다. 우선 순위 요구는 전송 크기, 리퀘스터 ID(requester ID), 그리고 판독/기록과 같은 제어 신호 뿐만 아니라 데이터 장치(125)에 대한 어드레스 값을 포함한다. 부연하면, 우선 순위 버퍼(440) 내의 우선 순위 요구 밸리드 비트(priority request valid bit)는 우선 순위 버스(370) 내의 우선 순위 밸리드 라인으로부터 우선 순위 밸리드 신호를 저장한다. 상기 우선 순위 요구 밸리드 비트는 멀티플렉서(420)의 선택 라인에 연결된다. 만일 상기 멀티플렉서(420)의 선택 라인이 우선 순위 요구 밸리드 상태에 우선 순위 요구 밸리드 비트에 의하여 구동된다면, 멀티플렉서(420)는 우선 순위 버퍼(440) 내의 우선 순위 요구를 데이터 장치 관리기(430)로 구동한다. 부연하면 우선 순위 요구 밸리드 비트는 우선 순위 허용 상태 라인과 연결되는 데, 이는 본 실시예에서 우선 순위 버퍼(440)가 단지 하나의 유효한 우선 순위 요구를 동시에 저장할 수 있기 때문이다. 이 후, 상기 우선 순위 요구는 데이터 장치 관리기(430)에 의하여 수신되고, 데이터 장치 관리기(430)는 우선 순위 버퍼(440)를 리셋트하고 우선 순위 요구 밸리드 비트를 제거한다. 주변 장치 제어기(340)는 우선 순위 버퍼(440) 내에 유효한 우선 순위 요구가 없을 때에만 데이터 장치 제어기(320)에 우선 순위 요구를 보낸다.
데이터 장치 제어기(320)의 다른 실시예에 있어서, 우선 순위 버퍼(440)는 FIFO 인 데, 이는 다중적인 미해결 우선 순위 요구 들을 저장할 수 있다. 본 실시예에서, 우선 순위 요구 버스(370) 상의 우선 순위 요구 밸리드 신호는 FIFO 의 기록 허용 단자에 연결된다. FIFO 풀 플래그(FIFO full flag)는 다른 우선 순위 요구가 주변 장치 제어기(340)에 의하여 전송되는지의 여부를 나타내는 우선 순위 요구 허용 신호로써 사용된다.
부연하면, 우선 순위 버퍼(440)로의 FIFO 공 플래그(FIFO empty flag)는 멀티플렉서(420)의 선택 단자와 연결된다. 우선 순위 버퍼(440)가 비어있지 않는 한, 멀티플렉서(420)는 데이터 장치 관리기(430)에 우선 순위 요구를 보낸다.
데이터 장치 관리기(430)의 설계는 데이터 장치 관리기(430)에 의하여 취급되는 특정 데이터 장치에 의하여 제한된다. 본 발명에 관한 데이터 장치 관리기(430)의 일부는 하나의 레지스트 구성에 속한 우선 순위 버퍼(440)를 리셋트하고 필요하다면 우선 순위 바이패스 버스(360) 상의 제어 신호를 구동한다. 예를 들면, 본 발명의 일 실시예에 있어서, 우선 순위 데이터 밸리드 라인은 데이터 장치 관리기(430)가 우선 순위 바이패스 버스(360) 상에서 적절한 데이터를 구동하고 있다는 것을 가리키기 위하여 우선 순위 바이패스 버스(360) 상에서 사용된다.
데이터 장치 제어기(320)를 통하여 데이터 장치(125)까지의 공유 버스(190)사이에 비우선 순위 판독 및 기록은 도 2 에서 전술한 바와 같은 데이터 장치 제어기(120)를 통한 판독 및 기록과 극히 유사하다. 따라서, 상세한 설명은 생략한다.
데이터 장치(125)로부터의 우선 순위 판독에 대하여, 데이터 장치 관리기(430)는 3 상 버퍼(455)로 하여금 판독 래치(270)로부터의 데이터가 우선 순위 바이패스 버스(360) 위로 구동되게 한다. 다른 실시예에서 3 상 버퍼(255)는 우선 순위 바이패스 버스(360)로부터의 데이터가 판독 버퍼(280)를 제일 먼저 통과할 수 있도록 판독 버퍼(280)의 출력 단자와 연결된다. 데이터 장치(125)로의 우선 순위 기록에 대하여, 데이터 장치 관리기(430)는 3 상 버퍼(458)로 하여금 우선 순위 바이패스 버스(360)로부터의 데이터가 기록 래치(250) 안으로 구동되게 한다. 본 발명의 다른 실시예에서, 3 상 버퍼(458)는 우선 순위 바이패스 버스(360)로부터의 데이터가 기록 버퍼(260)로 구동될 수 있도록 기록 버퍼(260)의 입력 단자와 연결된다.
어떤 공유 버스 시스템 들은 우선 순위 바이패스 버스(360)를 제외하고 단지 우선 순위 요구 버스(370)와 결합할 수 있을 지 모른다. 이러한 실시예 들에서는, 데이터 장치 제어기(320)는 우선 순위 요구에 대한 데이터를 전송하기 위하여 공유 버스(190)를 사용해야 한다. 이러한 실시예 들은 단지 다중 요구 들로 인한 대기 시간 만을 제거하지만 공유 버스(190)의 대기 시간은 제거하지 않는다.
도 5 는 멀티미디어 신호 처리 시스템의 일부인 동기 공유 버스 시스템(500)을 나타낸다.
버스 시스템(500)은 도 3 의 버스 시스템(300)과 비슷한 구조를 갖는다. 버스 시스템(300)와 비교하면, 주변 장치(350)는 코덱 인터페이스(CODEC interface) (550)에 대응하고, 주변 장치 제어기(340)는 DMA 제어기(520)과 대응하고, 데이터 장치 제어기(320)는 메모리 제어기(520)과 대응하고, 데이터 장치(125)는 종래의 메모리 칩으로 형성되어진 메모리 장치(525)와 대응한다. 본 실시예에서, 동기 공유 버스(500)의 구성 요소는 클럭 신호 CLK(미도시)에 의하여 동기되고 메모리 장치(525)는 예를 들어 동기 DRAM 을 사용하는 균일한 메모리 구조의 일부분이다. 일 실시에에서 메모리 장치(525)는 증속을 위하여 두 개의 메모리 뱅크로 인터리빙된다. 다른 데이터 뿐만 아니라 비디오 스크린 데이터는 메모리 장치(525)에 저장된다.
도 4 에서 나타낸 데이터 장치 제어기(320)는 메모리 제어기(520)로 사용될 수 있다. 그러나, 데이터 장치 관리기(430)는 메모리 장치(525)를 제어할 수 있어야 한다.
여러 DMA 제어기 들은 DMA 제어기(540)으로 사용될 수 있다. 대부분의 DMA 제어기 들은 여러 DMA 요구 들에 대한 어드레스를 제공한다. DMA 제어기에 대한 어떠한 방법, 회로, 및 기술 들은, 변호사 명부 번호 M-4413로서 동시 출원된 미국출원번호 _ 인 Amjad Z. Qureshi 등의 “각 DMA 채널에 대한 사이즈 데이터를 수신하는 DMA 제어기(DMA CONTROLLER WHICH RECEIVES SIZE DATA FOR EACH DMA CHANNEL)”와, 변호사 명부 번호 M-4400로서 동시 출원된 미국출원번호 _ 인 Kab Ju Moon 등의“DMA 제어기의 판독 및 기록 버퍼를 통한 동시 데이터 전송(SIMULTANEOUS DATA TRANSFER THROUGH READ AND WRITE BUFFERS OF A DNA CONTROLLER)”와, 변호사 명부 번호 M-4403로서 동시 출원된 미국출원번호 _ 인 Kab Ju Moon 등의 “채널 태깅을 가진 DMA 제어기(DMA CONTROLLER WITH TAGGING)”에 기술된다. 위에서 일람된 세 출원서의 내용은 본 발명에서 참조로 인용된다.
코덱 인터페이스(550)의 세부는 이와 연결된 코덱의 전형적인 형태에 의존 한다. 그러나, 적합한 코덱 인터페이스에 관한 방법, 회로 및 기술은 변호사 명부 번호 M-4450로서 동시 출원된 미국출원번호 _ 인 Hoyoung Kim의 “비디오와 오버레이 시스템과 방법(VIDEO AND OVERLAY SYSTEM AND METHOD)”에 기재되고, 상기 미국특허출원서의 내용은 본 발명에서 참조로 인용된다.
비디오 코덱(580), 예를 들어 삼성 전자 주식 회사의 모델 번호 KS0119 코덱일 수 있는 데, 이는 모니터(590) 위에 스크린 재생을 수행한다. 모니터(590)위에서 깜박임의 방지나 샤프 이미지를 보장하기 위하여 비디오 코덱(580)은 모니터(590)에서 일정하게 상을 재생하여야 한다. 각 재생 사이클 사이의 지연은 모니터(590) 상에 깜박임이 일어나지 않도록 작아져야 한다. 따라서, 메모리 장치(525)에서의 재생 요구의 대기 시간이 작아져야 한다. 동시에, 코덱 인터페이스(550)에 의한 재생 데이터에 대한 요구는 우선 순위 요구이다.
비디오 코덱(580)을 제어하는 코덱 인터페이스(550)는 DMA 요구 라인(552) 위에 DMA 요구 신호 DMA-REQ(도 6)를 구동함으로써 DMA 제어기(540)로부터 재생 데이터를 요구한다. DMA 제어기(540)가 우선 순위 요구 버스(370)에서 우선 순위를 요구할 수 있을 때, DMA 제어기(540)는 DMA 응답 라인(DMA Acknowledge Line)(554) 위의 DMA 응답 신호 DMA-ACK(도 6)를 구동하므로써 코덱 인터페이스(550)로부터의 DMA 요구를 확인 응답한다.
동기 공유 버스 시스템(500)에 있어서, 우선 순위 요구 버스(370)는 우선 순위 요구 인포 버스(priority request info bus)(572), 우선 순위 요구 밸리드 라인(priority request valid line)(574), 및 우선 순위 허용 상태 라인(priority enable status line)(576)을 구비한다. 우선 순위 요구 인포 버스(572)는 우선 순위 요구의 어드레스, 상기 우선 순위 요구의 크기, 및 상기 우선 순위 요구의 형태와 같은 우선 순위 요구에 관한 정보를 전달한다. 우선 순위 요구 밸리드 라인(574)은 적절한 우선 순위 요구가 구동되고 있다는 것을 나타내기 위하여 DMA 제어기(540)에 의하여 구동된다. 우선 순위 허용 상태 라인(576)은 메모리 제어기(520)가 우선 순위 요구를 받아들일 수 있다는 것을 나타내기 위하여 메모리 제어기(520)에 의하여 구동된다.
동기 공유 버스 시스템(500)에 있어서, 우선 순위 바이패스 버스(360)는 우선 순위 데이터 버스(562)와 우선 순위 데이터 밸리드 라인(564)을 구비한다. 메모리 제어기(520)는 우선 순위 데이터 버스(562) 상에서 비디오 코덱(580)으로 재생 데이터를 드라이빙한다. 또한 메모리 제어기(520)는 우선 순위 데이터 버스(562) 상의 재생 데이터의 유효한 시기가 언제인가를 나타내기 위하여 데이터 밸리드 신호 DATE-VALID 를 우선 순위 데이터 밸리드 라인(564) 위에 드라이빙한다.
도 6 은 동기 공유 버스(500)의 일 실시예에 대한 재생 사이클의 타이밍도를 제공한다.
도 6 의 타이밍도에 있어서, 하이 논리(Logic High)는 모든 신호 중 액티브한 상태로서 사용된다. 그러나, 여러 실시예에 있어서, 어떤 신호라도 액티브한 낮은 신호일 수 있고 액티브한 상태로서 낮은 논리(Logic Low)를 사용할 수 있다. 클럭 신호 CLK 의 상승 변이부(610)에서, 코덱 인터페이스(550)는 DMA 요구 라인(552) 상의 DMA 요구 신호 DMA-REQ 를 하이 논리로 구동함으로써 재생 요구를 시작한다.
메모리 제어기(520)가 유용하게 우선 순위 요구를 받은 후에, DMA 제어기(540)는 DMA 응답 라인(554) 상의 DMA 응답 신호 DMA-ACK 를 클럭 신호 CLK 의 상승 변이부(612)에서 액티브 하이로 구동한다.
클럭 신호 CLK 의 상승 변이부(614)에서, DMA 제어기(540)는 우선 순위 요구 밸리드 라인 상의 우선 순위 요구 밸리드 신호 PR-VALID 를 하이 논리로 구동한다. 또한 상승 변이부(614)에서, DMA 제어기(540)는 우선 순위 요구 인포 버스(572) 상으로 우선 순위 요구를 하기 위하여 우선 순위 정보 PR-INFO 를 구동한다. 몇 클럭 사이클, 즉 그 정확한 수는 메모리 제어기(520) 및 메모리 장치(525)의 대기 시간에 의하여 결정되는 사이클이 지나면, 메모리 제어기(520)는 코덱 인터페이스(550)로 재생 데이터를 구동한다. 특히, 상승 변이부(616)에서, 메모리 제어기(520)는 데이터 밸리드 신호 DATE-VALID가 우선 순위 데이터 밸리드 라인(564) 위에 있다고 주장하고, 재생 데이터 DATA를 우선 순위 데이터 버스(562) 위에서 구동한다. 코덱 인터페이스(550)는 재생 데이터를 비디오 코덱(580)으로 제공하고, 비디오 코덱(580)은 모니터(590)에 스크린을 재생하기 위한 비디오 신호를 발생한다.
상기한 본 발명의 구조에 관한 여러 실시예 들은 단지 본 발명의 원칙만을 예시한 것이며, 특정 실시예를 기재한 것에 의하여 본 발명의 권리 범위를 제한하는 것은 아니다. 본 발명의 상세한 설명의 견지에서 보면, 당업자는 버스, 제어 버스, 래치, FIFO, 레지스터, 버퍼, 버스 장치, 주변 장치, 메모리 제어기, 데이터 장치, 데이터 장치 제어기, DMA 제어기, 주변 장치 제어기, 코덱(CODEC), 코덱 인터페이스, 제어 라인의 다른 실시를 본 발명의 범위 내에서 한정할 수 있고, 그리고 이 들 중 낮은 대기 시간의 버스 시스템을 창작하기 위하여 선택적인 특징 들을 사용할 수 있다.
본 발명에 견지에 따르면, 우선 순위 바이패스 버스는 공유 버스 시스템의 전반적인 대기 시간을 크게 증가시키지 않고 높은 우선 순위 버스 요구 들에 대한 대기 시간을 경감시킨다.
더욱이, 버스 장치에서 미해결된 요구 들을 바이패스시키기 위한 특정 회로는 버스 장치 내에서 미해결된 다른 비우선 순위 요구보다 먼저 진행되도록 우선 순위 바이패스 버스로부터 요구하게 한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (13)

  1. 공유 버스와, 우선 순위 요구 버스와, 상기 공유 및 우선 순위 요구 버스와 연결된 제 1 버스 장치와, 상기 공유 및 우선 순위 요구 버스와 연결된 제 2 버스 장치를 구비한 버스 통신 시스템에 있어서, 상기 제 2 버스 장치는 상기 공유 버스로부터 비우선 순위 요구를 받도록 연결된 요구 버퍼와, 상기 우선 순위 요구 버스로부터 우성 순위 요구를 받도록 연결된 우선 순위 버퍼를 가지는 것을 특징으로 하는 버스 통신 시스템.
  2. 제 1 항에 있어서,
    상기 공유 버스에 연결되는 제 3 버스 장치를 더 구비하고, 상기 제 3 버스 장치는 상기 우선 순위 요구 버스에는 연결되지 않는 것을 특징으로 하는 버스 통신 시스템.
  3. 제 1 항에 있어서,
    상기 우선 순위 버퍼에서의 우선 순위 요구는 상기 요구 버퍼에서의 비우선 순위 요구보다 먼저 진행되는 것을 특징으로 하는 버스 통신 시스템.
  4. 제 1 항에 있어서,
    상기 요구 버퍼는 복수의 비우선 순위 요구를 저장할 수 있는 FIFO 인 것을 특징으로 하는 버스 통신 시스템.
  5. 제 4 항에 있어서,
    상기 우선 순위 요구 버스는 우선 순위 인포 버스와, 우선 순위 요구 밸리드 라인과, 우선 순위 허용 상태 라인을 구비하는 것을 특징으로 하는 버스 통신 시스템.
  6. 제 5 항에 있어서,
    상기 우선 순위 버퍼는 우선 순위 요구 밸리드 비트를 가지는 레지스터이고, 상기 우선 순위 요구 밸리드 비트는 우선 순위 요구 밸리드 라인으로부터 우선 순위 요구값을 저장하는 것을 특징으로 하는 버스 통신 시스템.
  7. 제 6 항에 있어서,
    상기 우선 순위 요구 밸리드 비트는 우선 순위 요구 허용 상태 라인을 구동하는 것을 특징으로 하는 버스 통신 시스템.
  8. 제 7 항에 있어서,
    제 2 버스 장치는 요구 버퍼에 연결된 제 1 입력 포트와, 우선 순위 버퍼에 연결된 제 2 입력 포트와, 우선 순위 요구 밸리드 비트에 연결된 선택 단자를 가지는 멀티플렉서를 더 구비하는 것을 특징으로 하는 버스 통신 시스템.
  9. 제 5 항에 있어서,
    상기 우선 순위 버퍼는 우선 순위 요구 밸리드 라인에 연결된 기록 허용 단자를 가지는 FIFO 인 것을 특징으로 하는 버스 통신 시스템.
  10. 제 9 항에 있어서,
    상기 FIFO 는 우선 순위 요구 허용 상태 라인에 연결된 FIFO 풀 플래그를 가지는 것을 특징으로 하는 버스 통신 시스템.
  11. 제 7 항에 있어서,
    제 2 버스 장치는 요구 버퍼에 연결된 제 1 입력 포트와, 상기 우선 순위 버퍼에 연결된 제 2 입력 포트와, 선택 단자를 가지는 멀티플렉서를 더 구비하고, 상기 FIFO 는 상기 멀티플렉서의 선택 단자에 연결된 FIFO 공 플래그를 가지는 것을 특징으로 하는 버스 통신 시스템.
  12. 제 1 항에 있어서,
    제 1 버스 장치에 연결된 주변 장치와, 상기 제 2 버스 장치 및 주변 장치 사이에 연결된 우선 순위 바이패스 버스를 더 구비하고, 상기 우선 순위 요구에 대한 응답 데이터가 상기 우선 순위 바이패스 버스로 전달되는 것을 특징으로 하는 버스 통신 시스템.
  13. 제 12 항에 있어서,
    상기 우선 순위 바이패스 버스는 우선 순위 데이터 버스와 데이터 밸리드 라인을 구비하는 것을 특징으로 하는 버스 통신 시스템.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092142A (en) * 1998-02-26 2000-07-18 Intel Corporation Method and apparatus to introduce programmable delays when replaying isochronous data packets
US6185520B1 (en) * 1998-05-22 2001-02-06 3Com Corporation Method and system for bus switching data transfers
US6256716B1 (en) * 1998-12-10 2001-07-03 Sun Microsystems, Inc. Apparatus, system and method for reducing bus contention during consecutive read-write operations
TW425769B (en) * 1999-07-08 2001-03-11 Via Tech Inc Mapping register structure of codec controller and powering down and suspending method using the same
US7913261B2 (en) * 2001-05-02 2011-03-22 nCipher Corporation, Ltd. Application-specific information-processing method, system, and apparatus
US7233970B2 (en) * 2001-05-02 2007-06-19 Cipher Corporation Limited Computational method, system, and apparatus
US6738874B2 (en) 2001-05-02 2004-05-18 Layer N Networks, Inc. Controller architecture and strategy for small discontiguous accesses to high-density memory devices
US6910095B2 (en) * 2001-10-01 2005-06-21 Britestream Networks, Inc. Memory request handling method for small discontiguous accesses to high-density memory devices
US7218734B2 (en) * 2001-05-02 2007-05-15 Nciper Corporation Limited Ring arithmetic method, system, and apparatus
US8024392B2 (en) * 2002-02-16 2011-09-20 Ncipher Corporation Limited Computational method, system, and apparatus
KR100475735B1 (ko) * 2002-07-12 2005-03-10 삼성전자주식회사 긴급채널을 이용한 공유버스 중재방법 및 그 장치
DE602004021771D1 (de) * 2004-04-30 2009-08-13 St Microelectronics Res & Dev Betriebsmittelverwaltung
JP4624715B2 (ja) * 2004-05-13 2011-02-02 ルネサスエレクトロニクス株式会社 システムｌｓｉ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246637A (en) * 1978-06-26 1981-01-20 International Business Machines Corporation Data processor input/output controller
US4980816A (en) * 1987-12-18 1990-12-25 Nec Corporation Translation look-aside buffer control system with multiple prioritized buffers
DE68924992T2 (de) * 1988-02-23 1996-07-25 Digital Equipment Corp Symmetrische Steuerungsanordnung für Multiverarbeitung.
US5130985A (en) * 1988-11-25 1992-07-14 Hitachi, Ltd. Speech packet communication system and method
JPH03182140A (ja) * 1989-12-11 1991-08-08 Mitsubishi Electric Corp 共通バッファ形交換装置
US5128932A (en) * 1990-08-27 1992-07-07 Bell Communications Research, Inc. Traffic flow control and call set-up in multi-hop broadband networks
JP3308563B2 (ja) * 1991-07-15 2002-07-29 株式会社日立製作所 多地点テレビ会議システム
US5438592A (en) * 1994-03-31 1995-08-01 At&T Corp. PI/4-DQPSK phase state encoder/decoder
US5598579A (en) * 1994-04-25 1997-01-28 Compaq Computer Corporation System fpr transferring data between two buses using control registers writable by host processor connected to system bus and local processor coupled to local bus
KR0155269B1 (ko) * 1995-01-16 1998-11-16 김광호 버스 중재방법 및 그 장치
US5822553A (en) * 1996-03-13 1998-10-13 Diamond Multimedia Systems, Inc. Multiple parallel digital data stream channel controller architecture

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Publication number Publication date
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