JPH08263425A - 高速ｄｍａ転送方式 - Google Patents
高速ｄｍａ転送方式Info
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- JPH08263425A JPH08263425A JP6120895A JP6120895A JPH08263425A JP H08263425 A JPH08263425 A JP H08263425A JP 6120895 A JP6120895 A JP 6120895A JP 6120895 A JP6120895 A JP 6120895A JP H08263425 A JPH08263425 A JP H08263425A
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Abstract
(57)【要約】
【目的】装置間におけるＤＭＡ転送方式に関し、同一の
バス上に接続されているメモリ等の装置間で、高速にＤ
ＭＡ転送を行なうことができるようにする。 【構成】ＤＭＡコントローラ１２の制御に基づいて、同
一のバスに接続された２つの装置間１，２においてデー
タのＤＭＡ転送を行なう際に、転送元または転送先の装
置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から、一方の装置にはバス
を介して、他方の装置には直接、それぞれ別個にアドレ
ス信号を与えることによって、この２つの装置間におい
て直接、データのＤＭＡ転送を行なう。
バス上に接続されているメモリ等の装置間で、高速にＤ
ＭＡ転送を行なうことができるようにする。 【構成】ＤＭＡコントローラ１２の制御に基づいて、同
一のバスに接続された２つの装置間１，２においてデー
タのＤＭＡ転送を行なう際に、転送元または転送先の装
置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から、一方の装置にはバス
を介して、他方の装置には直接、それぞれ別個にアドレ
ス信号を与えることによって、この２つの装置間におい
て直接、データのＤＭＡ転送を行なう。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、装置間におけるＤＭＡ
（Direct Memory Access）転送方式に関し、特に同一の
バス上に接続されているメモリ等の装置間で、高速にデ
ータの転送を行なうことができるようにするための、高
速ＤＭＡ転送方式に関するものである。
（Direct Memory Access）転送方式に関し、特に同一の
バス上に接続されているメモリ等の装置間で、高速にデ
ータの転送を行なうことができるようにするための、高
速ＤＭＡ転送方式に関するものである。
【０００２】メモリや、アドレスを持つ入出力（Ｉ／
Ｏ）装置等のように、記憶部を有しデータを転送する際
に、記憶部のアドレスの設定が必要な装置が多く用いら
れている。
Ｏ）装置等のように、記憶部を有しデータを転送する際
に、記憶部のアドレスの設定が必要な装置が多く用いら
れている。
【０００３】このような装置間におけるデータのＤＭＡ
転送においては、できるだけ高速に所望の転送を実行で
きることが必要である。
転送においては、できるだけ高速に所望の転送を実行で
きることが必要である。
【０００４】
【従来の技術】図８は、従来の装置間のＤＭＡ転送方式
を示したものである。図中において、１は転送元となる
装置であって、例えばメモリである。２は転送先となる
装置であって、例えばメモリである。メモリ１，メモリ
２において、Ａはアドレス端子、Ｄはデータ端子であ
る。
を示したものである。図中において、１は転送元となる
装置であって、例えばメモリである。２は転送先となる
装置であって、例えばメモリである。メモリ１，メモリ
２において、Ａはアドレス端子、Ｄはデータ端子であ
る。
【０００５】１１は中央処理装置（ＣＰＵ）であって、
システムの全体の動作を制御する。１２はＤＭＡコント
ローラ（ＤＭＡＣ）であって、装置間におけるＤＭＡ転
送を制御する。ＣＰＵ１１，ＤＭＡＣ１２において、Ａ
はアドレス端子、Ｄはデータ端子である。
システムの全体の動作を制御する。１２はＤＭＡコント
ローラ（ＤＭＡＣ）であって、装置間におけるＤＭＡ転
送を制御する。ＣＰＵ１１，ＤＭＡＣ１２において、Ａ
はアドレス端子、Ｄはデータ端子である。
【０００６】１３はデコーダ（ＤＥＣ）であって、アド
レス信号をデコードしてメモリ１，２に対する動作（Ｃ
Ｓ）信号を発生する。１４は各部を接続するアドレスバ
スであって、制御信号を含んでいる。１５はデータバス
である。
レス信号をデコードしてメモリ１，２に対する動作（Ｃ
Ｓ）信号を発生する。１４は各部を接続するアドレスバ
スであって、制御信号を含んでいる。１５はデータバス
である。
【０００７】図９は、従来方式におけるＤＭＡ転送のタ
イミングを示したものであって、図８に示されたＤＭＡ
転送方式における、アドレスの指定と、これに対応する
転送データとのタイミングを示している。
イミングを示したものであって、図８に示されたＤＭＡ
転送方式における、アドレスの指定と、これに対応する
転送データとのタイミングを示している。
【０００８】図８において、常時は、ＣＰＵ１１がマス
タとなってバスを制御している。ＤＭＡＣ１２が、同一
のバス上に接続されているメモリ１，２間においてＤＭ
Ａ転送を行なおうとするときは、ＤＭＡＣ１２からＣＰ
Ｕ１１に対して、ＤＭＡ転送を要求するＤＲＥＱ（DMA
Request ）信号を送出する。これに対して、ＣＰＵ１１
がバス権の委譲を示すＤＡＣＫ（DMA Acknowledge ）信
号をＤＭＡＣ１２に返すと、ＤＭＡＣ１２がバスのマス
タとなって、ＤＭＡ転送の処理を開始する。
タとなってバスを制御している。ＤＭＡＣ１２が、同一
のバス上に接続されているメモリ１，２間においてＤＭ
Ａ転送を行なおうとするときは、ＤＭＡＣ１２からＣＰ
Ｕ１１に対して、ＤＭＡ転送を要求するＤＲＥＱ（DMA
Request ）信号を送出する。これに対して、ＣＰＵ１１
がバス権の委譲を示すＤＡＣＫ（DMA Acknowledge ）信
号をＤＭＡＣ１２に返すと、ＤＭＡＣ１２がバスのマス
タとなって、ＤＭＡ転送の処理を開始する。
【０００９】ＤＭＡＣ１２は、転送元のメモリ１のアド
レスを指定して、データバス１５にデータの読み出しを
行ない、読み出されたデータを一旦、ＤＭＡＣ１２内の
レジスタ（Ｒｅｇ）１６に保持する（図９）。次に転
送先のメモリ２のアドレスを指定して、Ｒｅｇ１６上の
データをメモリ２に書き込む（図９）。このような処
理が、データ１，データ２、…について順次行なわれ
る。
レスを指定して、データバス１５にデータの読み出しを
行ない、読み出されたデータを一旦、ＤＭＡＣ１２内の
レジスタ（Ｒｅｇ）１６に保持する（図９）。次に転
送先のメモリ２のアドレスを指定して、Ｒｅｇ１６上の
データをメモリ２に書き込む（図９）。このような処
理が、データ１，データ２、…について順次行なわれ
る。
【００１０】このように、従来の装置間のＤＭＡ転送方
式では、転送されるデータは、一旦、ＤＭＡＣ内のレジ
スタを経て、２段階に転送処理を行なわれていたため、
メモリ−メモリ間のＤＭＡ転送処理に時間がかかってい
た。
式では、転送されるデータは、一旦、ＤＭＡＣ内のレジ
スタを経て、２段階に転送処理を行なわれていたため、
メモリ−メモリ間のＤＭＡ転送処理に時間がかかってい
た。
【００１１】
【発明が解決しようとする課題】従来のＤＭＡ転送方式
では、装置間のＤＭＡ転送は、ＤＭＡコントローラ内の
レジスタを経て２段階に行なわれるため、転送処理に時
間がかかり、高速なＤＭＡ転送を行なうことができない
という問題があった。
では、装置間のＤＭＡ転送は、ＤＭＡコントローラ内の
レジスタを経て２段階に行なわれるため、転送処理に時
間がかかり、高速なＤＭＡ転送を行なうことができない
という問題があった。
【００１２】本発明は、このような従来技術の課題を解
決しようとするものであって、装置間におけるデータの
転送を高速に行なうことが可能な、高速ＤＭＡ転送方式
を提供することを目的としている。
決しようとするものであって、装置間におけるデータの
転送を高速に行なうことが可能な、高速ＤＭＡ転送方式
を提供することを目的としている。
【００１３】
【課題を解決するための手段】図１から図７までは、本
発明の実施例を示したものである。以下各図に基づい
て、本発明における課題を解決するための手段を説明す
る。
発明の実施例を示したものである。以下各図に基づい
て、本発明における課題を解決するための手段を説明す
る。
【００１４】(1) ＤＭＡコントローラ１２の制御に基づ
いて、同一のバスに接続された２つの装置１，２間にお
いてデータを転送するＤＭＡ転送方式において、２つの
装置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から２つの装置にそれぞれ
別個にアドレスを与えることによって、この２つの装置
間において直接、データの転送を行なう。
いて、同一のバスに接続された２つの装置１，２間にお
いてデータを転送するＤＭＡ転送方式において、２つの
装置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から２つの装置にそれぞれ
別個にアドレスを与えることによって、この２つの装置
間において直接、データの転送を行なう。
【００１５】(2) ＤＭＡコントローラ１２の制御に基づ
いて、同一のバスに接続された２つの装置１，２間にお
いてデータを転送するＤＭＡ転送方式において、転送元
または転送先の装置とバス間におけるデータバス以外の
信号を切り離して、ＤＭＡコントローラ１２から一方の
装置にはバスを介して、他方の装置には直接、それぞれ
別個にアドレス信号を与えることによって、この２つの
装置間において直接、データの転送を行なう。
いて、同一のバスに接続された２つの装置１，２間にお
いてデータを転送するＤＭＡ転送方式において、転送元
または転送先の装置とバス間におけるデータバス以外の
信号を切り離して、ＤＭＡコントローラ１２から一方の
装置にはバスを介して、他方の装置には直接、それぞれ
別個にアドレス信号を与えることによって、この２つの
装置間において直接、データの転送を行なう。
【００１６】(3) ＤＭＡコントローラ１２の制御に基づ
いて、同一のバスに接続された転送元の装置１と複数の
転送先の装置２1 〜２n との間においてデータを転送す
るＤＭＡ転送方式において、転送元の装置および複数の
転送先の装置とバス間におけるデータバス以外の信号を
切り離して、ＤＭＡコントローラ１２からそれぞれの装
置に別個にアドレスを与えることによって、転送元の装
置と複数の転送先の装置との間で直接、データの転送を
行なう。
いて、同一のバスに接続された転送元の装置１と複数の
転送先の装置２1 〜２n との間においてデータを転送す
るＤＭＡ転送方式において、転送元の装置および複数の
転送先の装置とバス間におけるデータバス以外の信号を
切り離して、ＤＭＡコントローラ１２からそれぞれの装
置に別個にアドレスを与えることによって、転送元の装
置と複数の転送先の装置との間で直接、データの転送を
行なう。
【００１７】(4) ＤＭＡコントローラ１２の制御に基づ
いて、同一のバスに接続された転送元の装置１と複数の
転送先の装置２1 〜２n との間においてデータを転送す
るＤＭＡ転送方式において、転送元の装置または複数の
転送先の装置のうちの１つの装置を除く他のすべての装
置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から、１つの装置にはバス
を介して、他のすべての装置には直接、それぞれ別個に
アドレスを与えることによって、転送元の装置と複数の
転送先の装置との間で直接、データの転送を行なう。
いて、同一のバスに接続された転送元の装置１と複数の
転送先の装置２1 〜２n との間においてデータを転送す
るＤＭＡ転送方式において、転送元の装置または複数の
転送先の装置のうちの１つの装置を除く他のすべての装
置とバス間におけるデータバス以外の信号を切り離し
て、ＤＭＡコントローラ１２から、１つの装置にはバス
を介して、他のすべての装置には直接、それぞれ別個に
アドレスを与えることによって、転送元の装置と複数の
転送先の装置との間で直接、データの転送を行なう。
【００１８】(5) それぞれ異なるバスに接続された２つ
の装置１，２間においてデータを転送するＤＭＡ転送方
式において、２つのバスに接続されたＤＭＡコントロー
ラ１２を設け、ＤＭＡコントローラ１２が同時に２つの
バスのマスタとなって、２つの装置１Ｐ２にそれぞれ別
個にアドレスを与えることによって、この２つの装置
１，２間において直接、データの転送を行なう。
の装置１，２間においてデータを転送するＤＭＡ転送方
式において、２つのバスに接続されたＤＭＡコントロー
ラ１２を設け、ＤＭＡコントローラ１２が同時に２つの
バスのマスタとなって、２つの装置１Ｐ２にそれぞれ別
個にアドレスを与えることによって、この２つの装置
１，２間において直接、データの転送を行なう。
【００１９】
【作用】本発明の高速ＤＭＡ転送方式においては、同一
のバス上に接続されている２個の装置間において、ＤＭ
Ａ転送を行なう場合には、転送元と転送先の両方の装
置、または、転送元もしくは転送先である一方の装置の
データ線以外の信号をバスから切り離し、転送元の装置
と転送先の装置とに、同時にＤＭＡコントローラからア
ドレス信号と制御信号を与えることによって、１段階
で、装置間のＤＭＡ転送を行なう。
のバス上に接続されている２個の装置間において、ＤＭ
Ａ転送を行なう場合には、転送元と転送先の両方の装
置、または、転送元もしくは転送先である一方の装置の
データ線以外の信号をバスから切り離し、転送元の装置
と転送先の装置とに、同時にＤＭＡコントローラからア
ドレス信号と制御信号を与えることによって、１段階
で、装置間のＤＭＡ転送を行なう。
【００２０】また本発明の高速ＤＭＡ転送方式において
は、同一のバス上に接続されている３個以上の装置間に
おいて、１：ｎ（ｎは転送先の装置の数）のＤＭＡ転送
を行なう場合には、転送元および転送先の装置、または
転送元および転送先となる装置のうちいずれか１個を除
く装置のデータ線以外の信号をバスから切り離し、転送
元の装置と転送先の装置とに、同時にＤＭＡコントロー
ラからアドレス信号と制御信号を与えることによって、
１段階で、装置間のＤＭＡ転送を行なう。
は、同一のバス上に接続されている３個以上の装置間に
おいて、１：ｎ（ｎは転送先の装置の数）のＤＭＡ転送
を行なう場合には、転送元および転送先の装置、または
転送元および転送先となる装置のうちいずれか１個を除
く装置のデータ線以外の信号をバスから切り離し、転送
元の装置と転送先の装置とに、同時にＤＭＡコントロー
ラからアドレス信号と制御信号を与えることによって、
１段階で、装置間のＤＭＡ転送を行なう。
【００２１】従って本発明によれば、同一のバス上に接
続されている装置間において、高速にＤＭＡ転送を行な
うことができるようになる。
続されている装置間において、高速にＤＭＡ転送を行な
うことができるようになる。
【００２２】
【実施例】図１は、本発明の一実施例を示したものであ
る。図中において、図８におけると同じものを同じ番号
で示し、１７はメモリに対する動作信号を切り替えるセ
レクタ（ＳＥＬ）、１８は転送元の装置のアドレス入力
を切り替えるセレクタ（ＳＥＬ）である。
る。図中において、図８におけると同じものを同じ番号
で示し、１７はメモリに対する動作信号を切り替えるセ
レクタ（ＳＥＬ）、１８は転送元の装置のアドレス入力
を切り替えるセレクタ（ＳＥＬ）である。
【００２３】図２は、図１の実施例におけるＤＭＡ転送
のタイミングを示したものであって、図１に示されたＤ
ＭＡ転送方式における、アドレスの指定と、これに対応
する転送データとのタイミングを示し、アドレス１はメ
モリ１に対するアドレス信号、アドレス２はメモリ２に
対するアドレス信号である。なおこれらのアドレス信号
は、リード／ライト（Read/Write），ＯＥ（Output Ena
ble ）等の制御信号も含むものとする。
のタイミングを示したものであって、図１に示されたＤ
ＭＡ転送方式における、アドレスの指定と、これに対応
する転送データとのタイミングを示し、アドレス１はメ
モリ１に対するアドレス信号、アドレス２はメモリ２に
対するアドレス信号である。なおこれらのアドレス信号
は、リード／ライト（Read/Write），ＯＥ（Output Ena
ble ）等の制御信号も含むものとする。
【００２４】通常時は、ＣＰＵ１１がバスのマスタとな
っている。この状態では、セレクタ１７はデコーダ１３
を選択し、セレクタ１８はアドレスバス１４を選択して
いて、ＣＰＵ１１はアドレスＡに応じて、メモリ１，２
の両方をアクセスすることができる。
っている。この状態では、セレクタ１７はデコーダ１３
を選択し、セレクタ１８はアドレスバス１４を選択して
いて、ＣＰＵ１１はアドレスＡに応じて、メモリ１，２
の両方をアクセスすることができる。
【００２５】ＤＭＡ転送時、ＤＭＡＣ１２からＤＭＡ転
送の要求信号であるＤＲＥＱ信号がアサートされると、
ＣＰＵ１１は、ＤＡＣＫ信号をアサートして、ＤＭＡＣ
１２にバスを明け渡す。これによって、ＤＭＡＣ１２は
バスのマスタとなり、ＤＭＡ転送が可能となる。
送の要求信号であるＤＲＥＱ信号がアサートされると、
ＣＰＵ１１は、ＤＡＣＫ信号をアサートして、ＤＭＡＣ
１２にバスを明け渡す。これによって、ＤＭＡＣ１２は
バスのマスタとなり、ＤＭＡ転送が可能となる。
【００２６】ＤＭＡＣ１２は、メモリ間のＤＭＡ転送を
行なうため、選択信号ｓによって、セレクタ１７を
“１”に切り替えてメモリ２を動作状態にするととも
に、セレクタ１８をＤＭＡＣ１２側に切り替えて、転送
元となるメモリ１のデータ線以外の信号（アドレスや各
種制御信号）をバスから切り離す。
行なうため、選択信号ｓによって、セレクタ１７を
“１”に切り替えてメモリ２を動作状態にするととも
に、セレクタ１８をＤＭＡＣ１２側に切り替えて、転送
元となるメモリ１のデータ線以外の信号（アドレスや各
種制御信号）をバスから切り離す。
【００２７】この状態で、ＤＭＡＣ１２は、メモリ１に
対しては転送元のアドレスＡ１と読み出し（Ｒｅａｄ）
パルス信号を与え、メモリ２に対しては、転送先のアド
レスＡ２と書き込み（Ｗｒｉｔｅ）パルス信号を所望の
タイミングで与える。このような処理が、データ１，デ
ータ２，…について順次行なわれる。
対しては転送元のアドレスＡ１と読み出し（Ｒｅａｄ）
パルス信号を与え、メモリ２に対しては、転送先のアド
レスＡ２と書き込み（Ｗｒｉｔｅ）パルス信号を所望の
タイミングで与える。このような処理が、データ１，デ
ータ２，…について順次行なわれる。
【００２８】これによって、図１および図２において
で示すように、メモリ１，２間のＤＭＡ転送が１段階で
行なわれるので、メモリ−メモリ間の高速ＤＭＡ転送が
可能となる。なお、図１において、メモリ１，２におけ
る転送元と転送先の関係を逆にしてもよい。
で示すように、メモリ１，２間のＤＭＡ転送が１段階で
行なわれるので、メモリ−メモリ間の高速ＤＭＡ転送が
可能となる。なお、図１において、メモリ１，２におけ
る転送元と転送先の関係を逆にしてもよい。
【００２９】また、図１および図２に示された実施例に
おいて、メモリ１とメモリ２のそれぞれにセレクタを設
けて、メモリ１とメモリ２とに対して、セレクタを用い
てデータ線以外の信号をバスから切り離して、直接、Ｄ
ＭＡＣ１２に接続してそれぞれアドレスを与えるように
してもよい。これによって、図１の場合と同じ動作を行
なわせることができる。
おいて、メモリ１とメモリ２のそれぞれにセレクタを設
けて、メモリ１とメモリ２とに対して、セレクタを用い
てデータ線以外の信号をバスから切り離して、直接、Ｄ
ＭＡＣ１２に接続してそれぞれアドレスを与えるように
してもよい。これによって、図１の場合と同じ動作を行
なわせることができる。
【００３０】図３は、本発明の他の実施例を示したもの
であって、図１に示された１：１のＤＭＡ転送を、１：
ｎのＤＭＡ転送に拡張したものである。図中において、
図１におけると同じものを同じ番号で示し、２1 〜２n
はｎ個の転送先のメモリ、１９1 〜１９n は各転送先メ
モリ２1 〜２n に設けられた、アドレス切り替え用のセ
レクタ（ＳＥＬ）である。
であって、図１に示された１：１のＤＭＡ転送を、１：
ｎのＤＭＡ転送に拡張したものである。図中において、
図１におけると同じものを同じ番号で示し、２1 〜２n
はｎ個の転送先のメモリ、１９1 〜１９n は各転送先メ
モリ２1 〜２n に設けられた、アドレス切り替え用のセ
レクタ（ＳＥＬ）である。
【００３１】図４は、図３の実施例におけるＤＭＡ転送
のタイミングを示したものであって、図３に示されたＤ
ＭＡ転送方式における、アドレスの指定と、これに対応
する転送データとのタイミングを示し、アドレス１はメ
モリ１に対するアドレス信号、アドレス２1 〜２n はメ
モリ２1 〜２n に対するアドレス信号である。なおこれ
らのアドレス信号は、リード／ライト（Read/Write），
ＯＥ（Output Enable）等の制御信号も含むものとす
る。
のタイミングを示したものであって、図３に示されたＤ
ＭＡ転送方式における、アドレスの指定と、これに対応
する転送データとのタイミングを示し、アドレス１はメ
モリ１に対するアドレス信号、アドレス２1 〜２n はメ
モリ２1 〜２n に対するアドレス信号である。なおこれ
らのアドレス信号は、リード／ライト（Read/Write），
ＯＥ（Output Enable）等の制御信号も含むものとす
る。
【００３２】通常時は、ＣＰＵ１１がバスのマスタとな
っている。この状態では、セレクタ１７はデコーダ１３
を選択し、セレクタ１８, セレクタ１９1 〜１９n はア
ドレスバス１４を選択していて、ＣＰＵ１１はアドレス
Ａに応じて、メモリ１と、メモリ２1 〜２n に対して、
任意にアクセスすることができる。
っている。この状態では、セレクタ１７はデコーダ１３
を選択し、セレクタ１８, セレクタ１９1 〜１９n はア
ドレスバス１４を選択していて、ＣＰＵ１１はアドレス
Ａに応じて、メモリ１と、メモリ２1 〜２n に対して、
任意にアクセスすることができる。
【００３３】ＤＭＡ転送時、ＤＭＡＣ１２がバスのマス
タとなったとき、ＤＭＡＣ１２は、メモリ間のＤＭＡ転
送を行なうため、選択信号ｓによって、セレクタ１７を
“１”に切り替えてメモリ２1 〜２n をすべて動作状態
にするとともに、セレクタ１８, セレクタ１９1 〜１９
n をＤＭＡＣ１２側に切り替えて、転送元となるメモリ
１のデータ線以外の信号（アドレスや各種制御信号）を
バスから切り離す。
タとなったとき、ＤＭＡＣ１２は、メモリ間のＤＭＡ転
送を行なうため、選択信号ｓによって、セレクタ１７を
“１”に切り替えてメモリ２1 〜２n をすべて動作状態
にするとともに、セレクタ１８, セレクタ１９1 〜１９
n をＤＭＡＣ１２側に切り替えて、転送元となるメモリ
１のデータ線以外の信号（アドレスや各種制御信号）を
バスから切り離す。
【００３４】この状態で、ＤＭＡＣ１２は、メモリ１に
対しては転送元のアドレスＡ１と読み出し（Ｒｅａｄ）
パルス信号を与え、メモリ２1 〜２n に対しては、転送
先のアドレスＡ２1 〜Ａ２n と書き込み（Ｗｒｉｔｅ）
パルス信号を所望のタイミングで与える。このような処
理が、データ１，データ２，…について順次行なわれ
る。
対しては転送元のアドレスＡ１と読み出し（Ｒｅａｄ）
パルス信号を与え、メモリ２1 〜２n に対しては、転送
先のアドレスＡ２1 〜Ａ２n と書き込み（Ｗｒｉｔｅ）
パルス信号を所望のタイミングで与える。このような処
理が、データ１，データ２，…について順次行なわれ
る。
【００３５】これによって、図３および図４において
で示すように、メモリ１とメモリ２ 1 〜２n 間のＤＭＡ
転送が１段階で行なわれるので、メモリ−メモリ間の高
速ＤＭＡ転送が可能となる。
で示すように、メモリ１とメモリ２ 1 〜２n 間のＤＭＡ
転送が１段階で行なわれるので、メモリ−メモリ間の高
速ＤＭＡ転送が可能となる。
【００３６】なお、図３および図４に示された実施例に
おいて、メモリ１とメモリ２1 〜２ n のうちのいずれか
１個のメモリについては、セレクタを用いてデータ線以
外の信号を切り離すことなく、アドレスバス１４を介し
て、直接、メモリに接続するようにしてもよい。
おいて、メモリ１とメモリ２1 〜２ n のうちのいずれか
１個のメモリについては、セレクタを用いてデータ線以
外の信号を切り離すことなく、アドレスバス１４を介し
て、直接、メモリに接続するようにしてもよい。
【００３７】例えば、メモリ１に対して、ＤＭＡＣ１２
のアドレスＡ１をアドレスバス１４に接続し、アドレス
バス１４をメモリ１のアドレスＡに接続することによっ
て、図３の場合と同じ動作を行なわせることができる。
他のメモリ２1 〜２n についても同様である。
のアドレスＡ１をアドレスバス１４に接続し、アドレス
バス１４をメモリ１のアドレスＡに接続することによっ
て、図３の場合と同じ動作を行なわせることができる。
他のメモリ２1 〜２n についても同様である。
【００３８】図５は、本発明におけるセレクタの構成例
を示したものであって、（ａ）は等価回路を示し、
（ｂ）は回路構成の具体例を示す。
を示したものであって、（ａ）は等価回路を示し、
（ｂ）は回路構成の具体例を示す。
【００３９】図５において、入力Ａ，Ｂは任意のｎビッ
トの信号であって、（ａ）に示すセレクタ（ＳＥＬ）２
１は、選択信号ｓｅｌに応じて、入力ＡまたはＢを切り
替えて、出力Ｃを発生する。
トの信号であって、（ａ）に示すセレクタ（ＳＥＬ）２
１は、選択信号ｓｅｌに応じて、入力ＡまたはＢを切り
替えて、出力Ｃを発生する。
【００４０】図５（ｂ）において、２２，２３はそれぞ
れ３−ステートバッファであって、選択信号ｓｅｌに応
じて、いずれか一方がオン，他方がオフとなって、入力
ＡまたはＢを切り替えて、出力Ｃを発生する。
れ３−ステートバッファであって、選択信号ｓｅｌに応
じて、いずれか一方がオン，他方がオフとなって、入力
ＡまたはＢを切り替えて、出力Ｃを発生する。
【００４１】図６は、本発明の応用例を示したものであ
って、パソコン（ＰＣ）の通信カードに応用した例を示
し、３０はＰＣ本体、４０は高速通信カードである。５
０，５１は、それぞれアドレスバスとデータバスであっ
て、ＰＣ本体３０と高速通信カード４０とを接続する。
って、パソコン（ＰＣ）の通信カードに応用した例を示
し、３０はＰＣ本体、４０は高速通信カードである。５
０，５１は、それぞれアドレスバスとデータバスであっ
て、ＰＣ本体３０と高速通信カード４０とを接続する。
【００４２】ＰＣ本体３０において、３１はその中央処
理装置（ＣＰＵ）、３２はＣＰＵ３１のメインメモリで
ある。高速通信カード４０において、４１はＤＭＡコン
トローラ（ＤＭＡＣ）、４２はローカルメモリバッフ
ァ、４３はローカルメモリバッファ４２に対するアドレ
ス信号のセレクタ（ＳＥＬ）、４４は外部のネットワー
クとの通信を行なう通信用ＬＳＩである。
理装置（ＣＰＵ）、３２はＣＰＵ３１のメインメモリで
ある。高速通信カード４０において、４１はＤＭＡコン
トローラ（ＤＭＡＣ）、４２はローカルメモリバッフ
ァ、４３はローカルメモリバッファ４２に対するアドレ
ス信号のセレクタ（ＳＥＬ）、４４は外部のネットワー
クとの通信を行なう通信用ＬＳＩである。
【００４３】通常時においては、ＳＥＬ４３をアドレス
バス５０の側に切り替えることによって、ＣＰＵ３１は
アドレスＡによって、メインメモリ３２とローカルメモ
リバッファ４２とにアクセスすることができる。メイン
メモリ３２上のデータをネットワークに伝送する場合に
は、メインメモリ３２上のデータを、一旦、ローカルメ
モリバッファ４２に転送し、通信用ＬＳＩ４４を介して
ローカルメモリバッファ４２上のデータを、ネットワー
クに転送する。
バス５０の側に切り替えることによって、ＣＰＵ３１は
アドレスＡによって、メインメモリ３２とローカルメモ
リバッファ４２とにアクセスすることができる。メイン
メモリ３２上のデータをネットワークに伝送する場合に
は、メインメモリ３２上のデータを、一旦、ローカルメ
モリバッファ４２に転送し、通信用ＬＳＩ４４を介して
ローカルメモリバッファ４２上のデータを、ネットワー
クに転送する。
【００４４】この場合は、ＳＥＬ４３をＤＭＡＣ４１の
側に切り替えて、ローカルメモリバッファ４２にアドレ
スＡを与え、アドレスＡ１で指定されるメインメモリ３
２上のデータを、実施例に示されたように、１段階でロ
ーカルメモリバッファ４２に転送することによって、メ
インメモリ３２とローカルメモリバッファ４２との間の
ＤＭＡ転送を、高速に行なうことができる。
側に切り替えて、ローカルメモリバッファ４２にアドレ
スＡを与え、アドレスＡ１で指定されるメインメモリ３
２上のデータを、実施例に示されたように、１段階でロ
ーカルメモリバッファ４２に転送することによって、メ
インメモリ３２とローカルメモリバッファ４２との間の
ＤＭＡ転送を、高速に行なうことができる。
【００４５】図７は、本発明のさらに他の実施例を示し
たものであって、それぞれ異なるバスに接続された２つ
の装置間においてデータのＤＭＡ転送を行なう場合を示
したものである。図中において、図１におけると同じも
のを同じ番号で示し、６１は制御信号を含むアドレスバ
ス、６２はデータバスであって、これらはバスＡを構成
する。６３は制御信号を含むアドレスバス、６４はデー
タバスであって、これらはバスＢを構成する。
たものであって、それぞれ異なるバスに接続された２つ
の装置間においてデータのＤＭＡ転送を行なう場合を示
したものである。図中において、図１におけると同じも
のを同じ番号で示し、６１は制御信号を含むアドレスバ
ス、６２はデータバスであって、これらはバスＡを構成
する。６３は制御信号を含むアドレスバス、６４はデー
タバスであって、これらはバスＢを構成する。
【００４６】６５はブリッジであって、バスＡとバスＢ
とを接続する。６６はＳＣＳＩ（Small Computer Syste
m Interface ）コントローラであって、ＳＣＳＩバス６
７を介して接続されたＨＤ（Hard Disk ）６８1,６８2,
…と、バスＢとの間で、データの書き込み，読み出しの
制御を行なう。６９は通信用ＬＳＩであって、バスＢま
たはメモリ２と、ネットワークとの間における通信を行
なう。
とを接続する。６６はＳＣＳＩ（Small Computer Syste
m Interface ）コントローラであって、ＳＣＳＩバス６
７を介して接続されたＨＤ（Hard Disk ）６８1,６８2,
…と、バスＢとの間で、データの書き込み，読み出しの
制御を行なう。６９は通信用ＬＳＩであって、バスＢま
たはメモリ２と、ネットワークとの間における通信を行
なう。
【００４７】通常は、ＨＤ６８1,６８2,…に格納された
画像データ（例えば１本から数百本の映画データ）を同
時送信する。この場合は、ＤＭＡＣ１２の制御に基づい
て、、ＨＤ６８1,６８2,…上のデータは、ＳＣＳＩコン
トローラ６６を介してバスＢ上に読みだされて、に示
すパスによって、ローカルなメモリであるメモリ２に転
送される。次に通信用ＬＳＩ６９が、に示すパスでメ
モリ２のデータを適宜読みだして、ネットワーク上に送
信する。受信時は、上記と逆のパスで、ＨＤ６８1,６８
2,…に書き込まれる。
画像データ（例えば１本から数百本の映画データ）を同
時送信する。この場合は、ＤＭＡＣ１２の制御に基づい
て、、ＨＤ６８1,６８2,…上のデータは、ＳＣＳＩコン
トローラ６６を介してバスＢ上に読みだされて、に示
すパスによって、ローカルなメモリであるメモリ２に転
送される。次に通信用ＬＳＩ６９が、に示すパスでメ
モリ２のデータを適宜読みだして、ネットワーク上に送
信する。受信時は、上記と逆のパスで、ＨＤ６８1,６８
2,…に書き込まれる。
【００４８】一方、ＨＤ６８1,６８2,…上にないデータ
を高速に送信することが必要になる場合がある。例え
ば、ＨＤ６８1,６８2,…上にないコマーシャル映像を送
信する場合や、臨時ニュースやそのテロップになるデー
タを送信する場合等がある。
を高速に送信することが必要になる場合がある。例え
ば、ＨＤ６８1,６８2,…上にないコマーシャル映像を送
信する場合や、臨時ニュースやそのテロップになるデー
タを送信する場合等がある。
【００４９】この場合は、バスＡ上にメモリ１にこれら
のデータを作成，格納したとすると、バスＡのメモリ１
上のデータを、バスＢのメモリ２に高速に転送しなけれ
ばならない。すなわち、に示す、メモリ１とメモリ２
間のデータ転送を高速に行なわなければならず、かつ、
通常再生のバス（のバスとのバス）のデータ転送の
妨げにならないように転送しなければならない。
のデータを作成，格納したとすると、バスＡのメモリ１
上のデータを、バスＢのメモリ２に高速に転送しなけれ
ばならない。すなわち、に示す、メモリ１とメモリ２
間のデータ転送を高速に行なわなければならず、かつ、
通常再生のバス（のバスとのバス）のデータ転送の
妨げにならないように転送しなければならない。
【００５０】そこでＤＭＡＣ１２によって、バスＡとバ
スＢの状態を常に監視し、同時にバスＡとバスＢのマス
タとなり得るようにする。ＤＭＡコントローラは同時に
２つのバスのマスタとなって、２つのメモリ１，２にそ
れぞれ別個にアドレスを与えることによって、メモリ２
に対する通常の書き込み，読み出しのためのデータ転送
の妨げにならないようにしながら、メモリ１，２間にお
いて直接、高速にデータの転送を行なうことができる。
スＢの状態を常に監視し、同時にバスＡとバスＢのマス
タとなり得るようにする。ＤＭＡコントローラは同時に
２つのバスのマスタとなって、２つのメモリ１，２にそ
れぞれ別個にアドレスを与えることによって、メモリ２
に対する通常の書き込み，読み出しのためのデータ転送
の妨げにならないようにしながら、メモリ１，２間にお
いて直接、高速にデータの転送を行なうことができる。
【００５１】本発明方式が適用できる装置としては、例
えばアドレスを持つ入出力（Ｉ／Ｏ）装置等、内部に記
憶部を有し、そのアドレスを設定することによってデー
タを転送できるものであればよく、必ずしもメモリに限
るものではない。
えばアドレスを持つ入出力（Ｉ／Ｏ）装置等、内部に記
憶部を有し、そのアドレスを設定することによってデー
タを転送できるものであればよく、必ずしもメモリに限
るものではない。
【００５２】
【発明の効果】以上説明したように本発明によれば、同
一のバス上に接続されている複数の装置間で、データの
ＤＭＡ転送を行なう場合に、バス上の２個以上のメモリ
を別々に同時に駆動できるので、装置間のＤＭＡ転送
を、従来方式の場合の２倍近い速度で実現することが可
能となる。
一のバス上に接続されている複数の装置間で、データの
ＤＭＡ転送を行なう場合に、バス上の２個以上のメモリ
を別々に同時に駆動できるので、装置間のＤＭＡ転送
を、従来方式の場合の２倍近い速度で実現することが可
能となる。
【図１】本発明の一実施例を示である。
【図２】図１の実施例におけるＤＭＡ転送のタイミング
を示す図である。
を示す図である。
【図３】本発明の他の実施例を示す図である。
【図４】図３の実施例におけるＤＭＡ転送のタイミング
を示す図である。
を示す図である。
【図５】本発明におけるセレクタの構成例を示す図であ
る。
る。
【図６】本発明の応用例を示す図である。
【図７】本発明のさらに他の実施例を示す図である。
【図８】従来の装置間のＤＭＡ転送方式を示す図であ
る。
る。
【図９】従来方式におけるＤＭＡ転送のタイミングを示
す図である。
す図である。
１ 装置 ２ 装置 ２1 〜２n 装置 １２ ＤＭＡコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲本 康 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 ＤＭＡコントローラの制御に基づいて、
同一のバスに接続された２つの装置間においてデータを
転送するＤＭＡ転送方式において、 前記２つの装置とバス間におけるデータバス以外の信号
を切り離して、前記ＤＭＡコントローラから該２つの装
置にそれぞれ別個にアドレスを与えることによって、該
２つの装置間において直接、データの転送を行なうこと
を特徴とする高速ＤＭＡ転送方式。 - 【請求項２】 ＤＭＡコントローラの制御に基づいて、
同一のバスに接続された２つの装置間においてデータを
転送するＤＭＡ転送方式において、 転送元または転送先の装置とバス間におけるデータバス
以外の信号を切り離して、前記ＤＭＡコントローラから
一方の装置には前記バスを介して、他方の装置には直
接、それぞれ別個にアドレス信号を与えることによっ
て、該２つの装置間において直接、データの転送を行な
うことを特徴とする高速ＤＭＡ転送方式。 - 【請求項３】 ＤＭＡコントローラの制御に基づいて、
同一のバスに接続された転送元の装置と複数の転送先の
装置との間においてデータを転送するＤＭＡ転送方式に
おいて、 前記転送元の装置および複数の転送先の装置とバス間に
おけるデータバス以外の信号を切り離して、前記ＤＭＡ
コントローラからそれぞれの装置に別個にアドレスを与
えることによって、該転送元の装置と複数の転送先の装
置との間で直接、データの転送を行なうことを特徴とす
る高速ＤＭＡ転送方式。 - 【請求項４】 ＤＭＡコントローラの制御に基づいて、
同一のバスに接続された転送元の装置と複数の転送先の
装置との間においてデータを転送するＤＭＡ転送方式に
おいて、 前記転送元の装置または複数の転送先の装置のうちの１
つの装置を除く他のすべての装置とバス間におけるデー
タバス以外の信号を切り離して、前記ＤＭＡコントロー
ラから該１つの装置には前記バスを介して、他のすべて
の装置には直接、それぞれ別個にアドレスを与えること
によって、該転送元の装置と複数の転送先の装置との間
で直接、データの転送を行なうことを特徴とする高速Ｄ
ＭＡ転送方式。 - 【請求項５】 それぞれ異なるバスに接続された２つの
装置間においてデータを転送するＤＭＡ転送方式におい
て、 前記２つのバスに接続されたＤＭＡコントローラを設
け、該ＤＭＡコントローラが同時に２つのバスのマスタ
となって、該２つの装置にそれぞれ別個にアドレスを与
えることによって、該２つの装置間において直接、デー
タの転送を行なうことを特徴とする高速ＤＭＡ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120895A JPH08263425A (ja) | 1995-03-20 | 1995-03-20 | 高速ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120895A JPH08263425A (ja) | 1995-03-20 | 1995-03-20 | 高速ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263425A true JPH08263425A (ja) | 1996-10-11 |
Family
ID=13164552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6120895A Withdrawn JPH08263425A (ja) | 1995-03-20 | 1995-03-20 | 高速ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263425A (ja) |
-
1995
- 1995-03-20 JP JP6120895A patent/JPH08263425A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |