JPS6255167B2 - - Google Patents
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- JPS6255167B2 JPS6255167B2 JP16953282A JP16953282A JPS6255167B2 JP S6255167 B2 JPS6255167 B2 JP S6255167B2 JP 16953282 A JP16953282 A JP 16953282A JP 16953282 A JP16953282 A JP 16953282A JP S6255167 B2 JPS6255167 B2 JP S6255167B2
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- buffer
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- 239000000872 buffer Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はデイスクデータ制御方式に関する。
(2) 技術の背景
コンピユータシステム（上位装置）とデイスク
装置との間でデータ転送を行なうためにデイスク
アダプタがあり、このデイスクアダプタは、通
常、DMA（Direct Memory Access）バツフ
ア、デイスク制御部、およびこれらを制御するマ
イクロプロセツサ（MPU）を含んで構成されて
いる。ここで、上位装置とデイスク装置間で授受
されるデータのレコードは、ID情報部とデータ
情報部から構成され、ID情報部は、自分自身を
含む当該レコードを格納すべきデイスク装置の位
置情報を示すものであり、少なくとも、下記４つ
の情報（セクタの属性、論理シリンダアドレ
ス、論理ヘツダアドレス、論理レコードアド
レス）をそれぞれ順序不同に所定のビツト数によ
つて表示するように設けられている。
装置との間でデータ転送を行なうためにデイスク
アダプタがあり、このデイスクアダプタは、通
常、DMA（Direct Memory Access）バツフ
ア、デイスク制御部、およびこれらを制御するマ
イクロプロセツサ（MPU）を含んで構成されて
いる。ここで、上位装置とデイスク装置間で授受
されるデータのレコードは、ID情報部とデータ
情報部から構成され、ID情報部は、自分自身を
含む当該レコードを格納すべきデイスク装置の位
置情報を示すものであり、少なくとも、下記４つ
の情報（セクタの属性、論理シリンダアドレ
ス、論理ヘツダアドレス、論理レコードアド
レス）をそれぞれ順序不同に所定のビツト数によ
つて表示するように設けられている。
上位装置側に構築されるシステムは、そのシス
テム達成目的に合わせて所望のデータ形式が設定
されるものであり、ID情報の設定如何、即ち前
記項目の順序や各項目を表示するビツト数の多寡
等によつて格納対象の外部記憶装置に適合させら
れる。従来の場合、上位装置からのデータはその
ままのID情報を変換せずに用いてデータ情報と
併せてデイスク装置に転送され、同様に、デイス
ク装置からのデータもそのままのID情報を変換
せずに用いてデータ情報と併せて上位装置に転送
される。従つて、上述のデイスクアダプタは一定
のデータ形式を有し、上位装置と同一なデータ形
式で構成されるデイスク装置にしか用いられな
い。
テム達成目的に合わせて所望のデータ形式が設定
されるものであり、ID情報の設定如何、即ち前
記項目の順序や各項目を表示するビツト数の多寡
等によつて格納対象の外部記憶装置に適合させら
れる。従来の場合、上位装置からのデータはその
ままのID情報を変換せずに用いてデータ情報と
併せてデイスク装置に転送され、同様に、デイス
ク装置からのデータもそのままのID情報を変換
せずに用いてデータ情報と併せて上位装置に転送
される。従つて、上述のデイスクアダプタは一定
のデータ形式を有し、上位装置と同一なデータ形
式で構成されるデイスク装置にしか用いられな
い。
しかしながら、最近、同一種類のデータフオー
マツトで書込んだデイスク装置を種々のデータ形
式で構築されたシステムに適用できるように、つ
まり、デイスク装置に互換性をもたせることが望
まれるようになつた。
マツトで書込んだデイスク装置を種々のデータ形
式で構築されたシステムに適用できるように、つ
まり、デイスク装置に互換性をもたせることが望
まれるようになつた。
(3) 発明の目的
本発明の目的は、デイスクアダプタ内に中間バ
ツフアを設け、転送情報のうちの制御情報
（ID）を中間バツフアを用いて上位装置で構築し
たデータ形式に適合するように加工してから、デ
イスク制御部に転送させる一方、転送情報のうち
のデータ情報はそのまま転送させるという構想に
もとづき、デイスク装置に互換性をもたせ、上述
の要望に答えることにある。
ツフアを設け、転送情報のうちの制御情報
（ID）を中間バツフアを用いて上位装置で構築し
たデータ形式に適合するように加工してから、デ
イスク制御部に転送させる一方、転送情報のうち
のデータ情報はそのまま転送させるという構想に
もとづき、デイスク装置に互換性をもたせ、上述
の要望に答えることにある。
(4) 発明の構成
上述の目的を達成するために本発明によれば、
上位装置とデイスク制御部との間にDMAバツフ
アを設けて制御情報およびデータ情報の転送を行
なうデイスクデータ制御方式において、中間バツ
フアを設け、前記データ情報の転送は前記DMA
バツフアと前記デイスク制御部との間で直接行な
い、前記制御情報の書込み転送は、前記DMAバ
ツフアの制御情報を加工して前記中間バツフアに
書込んだ上で、該中間バツフアと前記デイスク制
御部との間で行ない、前記制御情報の読出し転送
は、前記デイスク制御部の制御情報を前記中間バ
ツフアに読出した上で、該中間バツフアの制御情
報を加工して前記DMAバツフアに書込むことに
より行なうことを特徴とするデイスクデータ制御
方式が提供される。
上位装置とデイスク制御部との間にDMAバツフ
アを設けて制御情報およびデータ情報の転送を行
なうデイスクデータ制御方式において、中間バツ
フアを設け、前記データ情報の転送は前記DMA
バツフアと前記デイスク制御部との間で直接行な
い、前記制御情報の書込み転送は、前記DMAバ
ツフアの制御情報を加工して前記中間バツフアに
書込んだ上で、該中間バツフアと前記デイスク制
御部との間で行ない、前記制御情報の読出し転送
は、前記デイスク制御部の制御情報を前記中間バ
ツフアに読出した上で、該中間バツフアの制御情
報を加工して前記DMAバツフアに書込むことに
より行なうことを特徴とするデイスクデータ制御
方式が提供される。
(5) 発明の実施例
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明に係るデイスクデータ制御方式
（デイスクアダプタ）の一実施例を示すブロツク
回路図である。第１図において、１はMPU、２
は制御命令格納用メモリ（ROM）、３は制御情報
一時格納用メモリ（RAM）、４はアダプタ内部制
御用レジスタ群であつて、たとえばDMA制御、
割込みマスク制御、中間バツフア使用制御等のた
めに制御信号C1〜C6を発生する。５，６は中間
バツフア、７，８はDMAバツフア（FIFO）、９
はデイスク制御部、１０〜１５はバスドライバ、
１６は共通バス１７に対してバス占有要求あるい
は上位装置よりのアクセスに応答するための共通
バス制御部である。
（デイスクアダプタ）の一実施例を示すブロツク
回路図である。第１図において、１はMPU、２
は制御命令格納用メモリ（ROM）、３は制御情報
一時格納用メモリ（RAM）、４はアダプタ内部制
御用レジスタ群であつて、たとえばDMA制御、
割込みマスク制御、中間バツフア使用制御等のた
めに制御信号C1〜C6を発生する。５，６は中間
バツフア、７，８はDMAバツフア（FIFO）、９
はデイスク制御部、１０〜１５はバスドライバ、
１６は共通バス１７に対してバス占有要求あるい
は上位装置よりのアクセスに応答するための共通
バス制御部である。
また、デイスク制御部９は各制御信号C1′〜C4
を発生し、共通バス制御部１６は制御信号C1″，
C2″，C3″を送受信する。なお、共通バス１７は
上位装置すなわちコンピユータシステムに接続さ
れているものとする。
を発生し、共通バス制御部１６は制御信号C1″，
C2″，C3″を送受信する。なお、共通バス１７は
上位装置すなわちコンピユータシステムに接続さ
れているものとする。
次に、第１図の回路のデイスク書込み動作につ
いて第２図のタイミング図を参照して説明する。
この場合、ID情報は、FIFO8→バスドライバ１
５→バスドライバ１１→MRU１→中間バツフア
６→バスドライバ１３→デイスク制御部９のルー
トで流れ、他方、データ情報は、FIFO8→バス
ドライバ１５→デイスク制御部９のルートで流れ
る。
いて第２図のタイミング図を参照して説明する。
この場合、ID情報は、FIFO8→バスドライバ１
５→バスドライバ１１→MRU１→中間バツフア
６→バスドライバ１３→デイスク制御部９のルー
トで流れ、他方、データ情報は、FIFO8→バス
ドライバ１５→デイスク制御部９のルートで流れ
る。
始めに、プログラムによりMPU１のデイスク
書込み起動がかかると、MPU１はレジスタ群４
を介して制御信号C4により中間バツフア６を使
用状態にセツトする。
書込み起動がかかると、MPU１はレジスタ群４
を介して制御信号C4により中間バツフア６を使
用状態にセツトする。
次に、MPU１は図示しない制御信号により
FIFO8に起動をかけDMA動作を行なわせる。
DMA動作によりFIFO８にデータが満杯になる
と、FIFO８はフル状態表示信号C7をMPU１に送
出し、この結果、MPU１はレジスタ群４を介し
て制御信号C6によりFIFO８を読出し状態にする
と同時に、レジスタ群４を介して制御信号C2に
よりバスドライバ１１を有効にする。従つて、
ID情報はFIFO８から読出され、MPU１によつて
加工される。なお、データ情報は直接デイスク制
御部９に転送される。
FIFO8に起動をかけDMA動作を行なわせる。
DMA動作によりFIFO８にデータが満杯になる
と、FIFO８はフル状態表示信号C7をMPU１に送
出し、この結果、MPU１はレジスタ群４を介し
て制御信号C6によりFIFO８を読出し状態にする
と同時に、レジスタ群４を介して制御信号C2に
よりバスドライバ１１を有効にする。従つて、
ID情報はFIFO８から読出され、MPU１によつて
加工される。なお、データ情報は直接デイスク制
御部９に転送される。
次に、MPU１は加工済のID情報を中間バツフ
ア６に書込んだ後に、図示しない制御信号により
デイスク制御部９に起動をかける。この結果、デ
イスク制御部９は制御信号C2′を発生してバスド
ライバ１３を有効にして中間バツフア６から加工
済ID情報を読出すと共に、このID情報をFIFO８
から直接転送されてきたデータ情報とをデイスク
に書込む。すなわち、デイスク書込み動作を行な
う。デイスク書込み動作の終了後、デイスク制御
部９は終了通知信号をMPU１に送出する。次
に、MPU１は各種ステータス情報を作成すると
共に、レジスタ群４を介して制御信号C2，C6に
よりDMA動作の終了指示を行ない、また、レジ
スタ群４を介して制御信号C4により中間バツフ
ア６をリセツトする。
ア６に書込んだ後に、図示しない制御信号により
デイスク制御部９に起動をかける。この結果、デ
イスク制御部９は制御信号C2′を発生してバスド
ライバ１３を有効にして中間バツフア６から加工
済ID情報を読出すと共に、このID情報をFIFO８
から直接転送されてきたデータ情報とをデイスク
に書込む。すなわち、デイスク書込み動作を行な
う。デイスク書込み動作の終了後、デイスク制御
部９は終了通知信号をMPU１に送出する。次
に、MPU１は各種ステータス情報を作成すると
共に、レジスタ群４を介して制御信号C2，C6に
よりDMA動作の終了指示を行ない、また、レジ
スタ群４を介して制御信号C4により中間バツフ
ア６をリセツトする。
これにより一連の動作が終了する。
このようにして、デイスク書込み動作において
は、ID情報は中間バツフア６を用いて加工を行
なつた上でデイスク制御部９に転送される。
は、ID情報は中間バツフア６を用いて加工を行
なつた上でデイスク制御部９に転送される。
次に、第１図の回路のデイスク読出し動作につ
いて第３図のタイミング図を参照して説明する。
この場合、ID情報は、デイスク制御部９→中間
バツフア５→バスドライバ１２→MPU１→バス
ドライバ１０→FIFO７のルートで流れ、他方、
データ情報はデイスク制御部９から直接FIFO７
に流れる。
いて第３図のタイミング図を参照して説明する。
この場合、ID情報は、デイスク制御部９→中間
バツフア５→バスドライバ１２→MPU１→バス
ドライバ１０→FIFO７のルートで流れ、他方、
データ情報はデイスク制御部９から直接FIFO７
に流れる。
始めに、プログラムによりMPU１にデイスク
読出し起動がかかると、MPU１はレジスタ群４
を介して制御信号C3によりバスドライバ１２を
有効にする。つまり、中間バツフア５が使用状態
にセツトされる。
読出し起動がかかると、MPU１はレジスタ群４
を介して制御信号C3によりバスドライバ１２を
有効にする。つまり、中間バツフア５が使用状態
にセツトされる。
次に、MPU１は図示しない制御信号により
FIFO７に起動をかけDMA動作をかけた後に、
MPU１は図示しない制御信号によりデイスク制
御部９にも起動をかける。次に、デイスク制御部
９は制御信号C1′を発生して中間バツフア５を書
込み可能にすると共に、FIFO７に書込み信号
C3′を送出する。この結果、デイスク制御部９は
デイスクからのID情報を中間バツフア５に書込
すと共にデータ情報をFIFO７に直接書込む。こ
のようなデイスク読出し動作が終了すると、デイ
スク制御部９はMPU１に終了通知を送出する。
FIFO７に起動をかけDMA動作をかけた後に、
MPU１は図示しない制御信号によりデイスク制
御部９にも起動をかける。次に、デイスク制御部
９は制御信号C1′を発生して中間バツフア５を書
込み可能にすると共に、FIFO７に書込み信号
C3′を送出する。この結果、デイスク制御部９は
デイスクからのID情報を中間バツフア５に書込
すと共にデータ情報をFIFO７に直接書込む。こ
のようなデイスク読出し動作が終了すると、デイ
スク制御部９はMPU１に終了通知を送出する。
次に、MPU１は各種のチエツクを行なつた上
で、中間バツフア５からID情報を読出して加工
し、その加工されたID情報を制御信号C5を用い
てFIFO７に書込む。
で、中間バツフア５からID情報を読出して加工
し、その加工されたID情報を制御信号C5を用い
てFIFO７に書込む。
DMA動作が終了すると、FIFO７は終了通知を
MPU１に送出する。この結果、MPU１はFIFO
７に終了指示を送ると共に、レジスタ群４を介し
て制御信号C3によりバスドライバ１２を無効に
する。つまり、中間バツフア５が使用状態からリ
セツトされる。
MPU１に送出する。この結果、MPU１はFIFO
７に終了指示を送ると共に、レジスタ群４を介し
て制御信号C3によりバスドライバ１２を無効に
する。つまり、中間バツフア５が使用状態からリ
セツトされる。
次に、MPU１は種々のステータス情報を作成
し、これにより、一連の動作が終了する。
し、これにより、一連の動作が終了する。
このようにして、デイスク読出し動作において
は、ID情報は中間バツフア５を用いて加工を行
なつた上でFIFO７に転送される。
は、ID情報は中間バツフア５を用いて加工を行
なつた上でFIFO７に転送される。
第１図においては、データ転送ルートとして、
往復の２系統設けてあるが、すべての内部バスを
双方向に構成してデータ転送ルートを１系統にす
ることも可能である。
往復の２系統設けてあるが、すべての内部バスを
双方向に構成してデータ転送ルートを１系統にす
ることも可能である。
また、FIFO７，８と共通バス１７との間のデ
ータ転送は、共通バス制御部１６によつて上述の
動作とは独立に行なわれることもある。たとえ
ば、FIFO７がフル状態表示信号C1″を発生した
ときには、共通バス占有要求を上位装置に送出
し、この結果、占有許可されれば、共通バス制御
部１６は制御信号C3″を送出してバスドライバ１
４を有効にする。また、FIFO８がエンプテイ状
態表示信号C2″を発生したときにも、共通バス占
有要求を行なうこともある。
ータ転送は、共通バス制御部１６によつて上述の
動作とは独立に行なわれることもある。たとえ
ば、FIFO７がフル状態表示信号C1″を発生した
ときには、共通バス占有要求を上位装置に送出
し、この結果、占有許可されれば、共通バス制御
部１６は制御信号C3″を送出してバスドライバ１
４を有効にする。また、FIFO８がエンプテイ状
態表示信号C2″を発生したときにも、共通バス占
有要求を行なうこともある。
(6) 発明の効果
以上説明したように本発明によれば、デイスク
アダプタにおいて、データ形式により異なるID
情報をデイスク装置に応じた一定の変換方法を用
いて加工してから転送しているので、デイスク装
置に互換性が生ずる。なお、データ形式が異なる
システムをデイスク装置に接続する場合には、
ID情報変換プログラムが格納されている第１図
のROM２のみを交換すればよい。
アダプタにおいて、データ形式により異なるID
情報をデイスク装置に応じた一定の変換方法を用
いて加工してから転送しているので、デイスク装
置に互換性が生ずる。なお、データ形式が異なる
システムをデイスク装置に接続する場合には、
ID情報変換プログラムが格納されている第１図
のROM２のみを交換すればよい。
第１図は本発明に係るデイスクデータ制御方式
の一実施例を示すブロツク回路図、第２図，第３
図は第１図の回路動作を説明するためのタイミン
グ図である。 １：MPU、２：ROM、３：RAM、４：制御用
レジスタ群、５，６：中間バツフア、７，８：
DMAバツフア（FIFO）、１０〜１５：バスドラ
イバ、１６：共通バス制御部。
の一実施例を示すブロツク回路図、第２図，第３
図は第１図の回路動作を説明するためのタイミン
グ図である。 １：MPU、２：ROM、３：RAM、４：制御用
レジスタ群、５，６：中間バツフア、７，８：
DMAバツフア（FIFO）、１０〜１５：バスドラ
イバ、１６：共通バス制御部。
Claims (1)
- １ 上位装置とデイスク制御部との間にDMAバ
ツフアを設けて制御情報およびデータ情報の転送
を行なうデイスクデータ制御方式において、中間
バツフアを設け、前記データ情報の転送は前記
DMAバツフアと前記デイスク制御部との間で直
接行ない、前記制御情報の書込み転送は、前記
DMAバツフアの制御情報を加工して前記中間バ
ツフアに書込んだ上で、該中間バツフアと前記デ
イスク制御部との間で行ない、前記制御情報の読
出し転送は、前記デイスク制御部の制御情報を前
記中間バツフアに読出した上で、該中間バツフア
の制御情報を加工して前記DAMバツフアに書込
むことにより行なうことを特徴とするデイスクデ
ータ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953282A JPS5960553A (ja) | 1982-09-30 | 1982-09-30 | デイスクデ−タ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953282A JPS5960553A (ja) | 1982-09-30 | 1982-09-30 | デイスクデ−タ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960553A JPS5960553A (ja) | 1984-04-06 |
| JPS6255167B2 true JPS6255167B2 (ja) | 1987-11-18 |
Family
ID=15888236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16953282A Granted JPS5960553A (ja) | 1982-09-30 | 1982-09-30 | デイスクデ−タ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960553A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178343U (ja) * | 1984-10-29 | 1986-05-26 |
-
1982
- 1982-09-30 JP JP16953282A patent/JPS5960553A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960553A (ja) | 1984-04-06 |
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