JPS6054695B2 - 周辺機器制御装置 - Google Patents
周辺機器制御装置Info
- Publication number
- JPS6054695B2 JPS6054695B2 JP57018726A JP1872682A JPS6054695B2 JP S6054695 B2 JPS6054695 B2 JP S6054695B2 JP 57018726 A JP57018726 A JP 57018726A JP 1872682 A JP1872682 A JP 1872682A JP S6054695 B2 JPS6054695 B2 JP S6054695B2
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- JP
- Japan
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- buffer storage
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- disk
- peripheral
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
本発明は、ラインプリンタやカードリーダ等等の入出
力装置や、磁気テープ記憶装置やディスク記憶装置等の
外部記憶装置（以下、これらを周辺機器と総称する）と
、チャネル装置等の上位装置との間に接続され、両者間
のデータ転送を制御する周辺機器制御装置に関する。
力装置や、磁気テープ記憶装置やディスク記憶装置等の
外部記憶装置（以下、これらを周辺機器と総称する）と
、チャネル装置等の上位装置との間に接続され、両者間
のデータ転送を制御する周辺機器制御装置に関する。
更に詳細には、本発明は転送データを緩衝記憶装置に緩
衝記憶する構成の周辺機器制御装置の改良に関する。
周辺機器制御装置として、例えばディスク記憶装置とチ
ャネル装置との間のデータ転送を制御するディスク制御
装置では、緩衝記憶装置を介在させてデータ転送を制御
する構成が普通である。
衝記憶する構成の周辺機器制御装置の改良に関する。
周辺機器制御装置として、例えばディスク記憶装置とチ
ャネル装置との間のデータ転送を制御するディスク制御
装置では、緩衝記憶装置を介在させてデータ転送を制御
する構成が普通である。
このようなディスク制御装置内の緩衝記憶装置に格納さ
れるデータ中には、チャネル装置とディスク記憶装置と
の間で転送すべきデータそのもののほかに、ディスク媒
体上の欠陥部の位置を示す情報や、次に続くデータブロ
ックの長さを示す情報など、ディスク媒体にデータを読
み書きする上でディスク制御装置自体が必要とする情報
が含まれている。これらの情報は、次に続くデータブ頭
ノクの処理に先立つてディスク制御装置で把握する必要
があり、可能な限り早期に緩衝記憶装置から読み出さね
ばならない。 しかるに従来のディスク制御装置は、デ
ータ転送中はディスク制御装置の制御部から緩衝記憶装
置へのアクセスは禁止されている。
れるデータ中には、チャネル装置とディスク記憶装置と
の間で転送すべきデータそのもののほかに、ディスク媒
体上の欠陥部の位置を示す情報や、次に続くデータブロ
ックの長さを示す情報など、ディスク媒体にデータを読
み書きする上でディスク制御装置自体が必要とする情報
が含まれている。これらの情報は、次に続くデータブ頭
ノクの処理に先立つてディスク制御装置で把握する必要
があり、可能な限り早期に緩衝記憶装置から読み出さね
ばならない。 しかるに従来のディスク制御装置は、デ
ータ転送中はディスク制御装置の制御部から緩衝記憶装
置へのアクセスは禁止されている。
このため、上記の欠陥位置情報やデータ長情報を緩衝記
憶装置から読み出せるのは、データ転送の終了後となつ
てしまう。したがつて、これらの情報の読出しと処理に
費す時間のため、次に続くデータブロックの転送を開始
するまでの空き時間（ギャップ長に相当）を短縮できず
、データ転送効率およびディスク媒体上の記録効率の向
上を阻害する一因となつている。 以上に述べた問題点
は、他の周辺機器制御装置においても同様である。 し
たがつて本発明の目的は、叙上の如き問題点を改善した
周辺機器制御装置を提供することにある。
憶装置から読み出せるのは、データ転送の終了後となつ
てしまう。したがつて、これらの情報の読出しと処理に
費す時間のため、次に続くデータブロックの転送を開始
するまでの空き時間（ギャップ長に相当）を短縮できず
、データ転送効率およびディスク媒体上の記録効率の向
上を阻害する一因となつている。 以上に述べた問題点
は、他の周辺機器制御装置においても同様である。 し
たがつて本発明の目的は、叙上の如き問題点を改善した
周辺機器制御装置を提供することにある。
しかして本発明による周辺機器制御装置は、上位装置
または周辺機器との間の転送データの読み書きのための
緩衝記憶装置の読出しサイクルでも書込みサイクルでも
ない空き時間を検出する手段と、該手段で検出された空
き時間に当該周辺機器制御装置自体て必要な情報（前述
の欠陥位置情報やデータ長情報など）を該緩衝記憶装置
から読し出す手段を備えることを特徴とするものてある
。
または周辺機器との間の転送データの読み書きのための
緩衝記憶装置の読出しサイクルでも書込みサイクルでも
ない空き時間を検出する手段と、該手段で検出された空
き時間に当該周辺機器制御装置自体て必要な情報（前述
の欠陥位置情報やデータ長情報など）を該緩衝記憶装置
から読し出す手段を備えることを特徴とするものてある
。
以下、本発明の一実施例について図面を参照して説明す
る。図は本発明にか）るディスク制御装置の要部のみ示
すブロック図である。
る。図は本発明にか）るディスク制御装置の要部のみ示
すブロック図である。
当該ディスク制御装置は、図示しないチャネル装置との
間にデータバス６，７を、図示しないディスク記憶装置
との間にデータバス８，９を有し、これらデータバスを
通じてチャネル装置およびディスク記憶装置とデータを
受授する。これ以外に各種のインター７エース線が存在
するが、従来と同様でよいので図中省略してある。２は
マイクロプロセッサで、ディスク制御装置の全体的制御
を行なう主制御部として働く。
間にデータバス６，７を、図示しないディスク記憶装置
との間にデータバス８，９を有し、これらデータバスを
通じてチャネル装置およびディスク記憶装置とデータを
受授する。これ以外に各種のインター７エース線が存在
するが、従来と同様でよいので図中省略してある。２は
マイクロプロセッサで、ディスク制御装置の全体的制御
を行なう主制御部として働く。
３は緩衝記憶装置であり、データバス６，９を通じてチ
ャネル装置、ディスク記憶装置から送られてくるデータ
を緩衝記憶する。
ャネル装置、ディスク記憶装置から送られてくるデータ
を緩衝記憶する。
１０は緩衝記憶制御部であり、緩衝記憶装置３の読み書
きに関する制御を行なう。
きに関する制御を行なう。
１１〜１３はそれぞれ緩衝記憶装置３に対するアドレス
ポインタで、あるアドレスに対する読出しまたは書込み
が終了すると自動的に一定数加算される構成のカウンタ
である。
ポインタで、あるアドレスに対する読出しまたは書込み
が終了すると自動的に一定数加算される構成のカウンタ
である。
アドレスポインタ（ＣＡＰ）１１は、前述の欠陥位置情
報やデータ長情報など、マイクロプロセッサ（主制御部
）２が必要な情報を緩衝記憶装置３から読み出すための
アドレス情報を発生する。もう１つのアドレスポインタ
（ＢＯＰ）１２は、チャネル装置またはディスク記憶装
置へ転送すべきデータを緩衝記憶装置３から読み出すた
めのアドレス情報を発生する。最後のアドレスポインタ
（ＢＩＰ）１３は、チャネル装置またはディスク記憶装
置から転送され．るデータを緩衝記憶装置３に書き込む
ためのアドレス情報発生する。ＡＮＤ回路１４ａ，１４
ｂ，１４ｃはアドレスポインタ１１，１２，１３のアド
レス情報を０Ｒ回路１６を介して緩衝記憶装置３のアド
レスバス・２９へ選択的にのせる制御ゲートである。
報やデータ長情報など、マイクロプロセッサ（主制御部
）２が必要な情報を緩衝記憶装置３から読み出すための
アドレス情報を発生する。もう１つのアドレスポインタ
（ＢＯＰ）１２は、チャネル装置またはディスク記憶装
置へ転送すべきデータを緩衝記憶装置３から読み出すた
めのアドレス情報を発生する。最後のアドレスポインタ
（ＢＩＰ）１３は、チャネル装置またはディスク記憶装
置から転送され．るデータを緩衝記憶装置３に書き込む
ためのアドレス情報発生する。ＡＮＤ回路１４ａ，１４
ｂ，１４ｃはアドレスポインタ１１，１２，１３のアド
レス情報を０Ｒ回路１６を介して緩衝記憶装置３のアド
レスバス・２９へ選択的にのせる制御ゲートである。
ＡＮＤ回路１４ｂ，１４ｃはそれぞれ、緩衝記憶制御部
１０からライトサイクル信号２４、リードサイクル信号
２５が出たときに開く。ライトサイクル信号２４とリー
ドサイクル信号２５は、ＮＯＴ回路１５ａ，１５ｂで論
理反転されたのちＡＮＤ回路１７で論理積がとられる。
アドレスポインタ（ＣＡＰ）１１に対応の，ＡＮＤ回路
１４ａは、ＡＮＤ回路１７の出力信号が論理゜゜１゛の
とき開く。緩衝記憶装置３の入力バス２１とデータバス
６，９とは、それぞれＡＮＤ回路１９ａ，１９ｂと０Ｒ
回路２０を介して接続され、緩衝記憶装置３の出力バス
２２とデータバス７，８とは，ＡＮＤｊ回路１９ｃ，１
９ｄを介して接続される。，ＡＮＤ回路１９ａ，１９ｄ
はマイクロプロセッサ２からライトコマンド信号２７が
出たときに開き、ＡＮＤ回路１９ｂ，１９ｃはリードコ
マンド信号２８が出たとき開く。１８は緩衝記憶装置３
の出力バスの内容をマイクロプロセッサ２に取り込むた
めのレジスタであり、この時、ＡＮＤ回路１７の出力信
号はレジスタ１８のクロック入力に与えられる。２３は
フリップフロップであり、ＡＮＤ回路１７の出力信号で
セットされ、マイクロプロセッサ２からのリセット信号
３０でリセットされる。
１０からライトサイクル信号２４、リードサイクル信号
２５が出たときに開く。ライトサイクル信号２４とリー
ドサイクル信号２５は、ＮＯＴ回路１５ａ，１５ｂで論
理反転されたのちＡＮＤ回路１７で論理積がとられる。
アドレスポインタ（ＣＡＰ）１１に対応の，ＡＮＤ回路
１４ａは、ＡＮＤ回路１７の出力信号が論理゜゜１゛の
とき開く。緩衝記憶装置３の入力バス２１とデータバス
６，９とは、それぞれＡＮＤ回路１９ａ，１９ｂと０Ｒ
回路２０を介して接続され、緩衝記憶装置３の出力バス
２２とデータバス７，８とは，ＡＮＤｊ回路１９ｃ，１
９ｄを介して接続される。，ＡＮＤ回路１９ａ，１９ｄ
はマイクロプロセッサ２からライトコマンド信号２７が
出たときに開き、ＡＮＤ回路１９ｂ，１９ｃはリードコ
マンド信号２８が出たとき開く。１８は緩衝記憶装置３
の出力バスの内容をマイクロプロセッサ２に取り込むた
めのレジスタであり、この時、ＡＮＤ回路１７の出力信
号はレジスタ１８のクロック入力に与えられる。２３は
フリップフロップであり、ＡＮＤ回路１７の出力信号で
セットされ、マイクロプロセッサ２からのリセット信号
３０でリセットされる。
フリップフロップ２３の゜“１゛側出力信号３１はマイ
クロプロセッサ２に入力される。つぎに、本実施例の動
作について説明する。
クロプロセッサ２に入力される。つぎに、本実施例の動
作について説明する。
マイクロプロセッサ２は、ライトコマンド信号２７を発
生することにより当該ディスク制御装置をライト状態に
し、リードコマンド信号２８を発することによつて当該
ディスク制御装置をリード状態にする。ライト状態ては
ＡＮＤ回路１９ａ，１９ｄが開かれ、データバス６，８
と緩衝記憶装置３の入，出力バス２１，２２が接続され
、チャネル装置からディスク記憶装置へデータが転送さ
れる。リード状態では、ＡＮＤ回路１９ｂ，１９ｃが開
かれてデータバス７，９と緩衝記憶装置３の出，入力バ
ス２２，２１が接続され、ディスク記憶装置からチャネ
ル装置へデータが転送される。緩衝記憶装置３の読み書
き動作については、緩衝記憶制御部１０によつて行なわ
れる。
生することにより当該ディスク制御装置をライト状態に
し、リードコマンド信号２８を発することによつて当該
ディスク制御装置をリード状態にする。ライト状態ては
ＡＮＤ回路１９ａ，１９ｄが開かれ、データバス６，８
と緩衝記憶装置３の入，出力バス２１，２２が接続され
、チャネル装置からディスク記憶装置へデータが転送さ
れる。リード状態では、ＡＮＤ回路１９ｂ，１９ｃが開
かれてデータバス７，９と緩衝記憶装置３の出，入力バ
ス２２，２１が接続され、ディスク記憶装置からチャネ
ル装置へデータが転送される。緩衝記憶装置３の読み書
き動作については、緩衝記憶制御部１０によつて行なわ
れる。
緩衝記憶制御部１０は、緩衝記憶装置３の入力バス２１
にデータが揃つたことを検知すると、ライトサイクル信
号２４を出し（論理゜“１゛にする）ＡＮＤ回路１４ｃ
を開き、アドレスポインタ（ＢＩＰ）１３のアドレス情
報をアドレスバス２９に供給させた上で、ライトパルス
２６を出力して入力バス２１上のデータ（ライト状態で
はチャネル装置からのデータ，リード状態ではディスク
記憶装置からのデータ）を緩衝記憶装置３に書み込ませ
る。緩衝記憶装置３の読出しについては、緩衝記憶制御
部１０は、緩衝記憶装置３から出力バス２２に読み出さ
れたデータがチャネル装置（リード状態の場合）または
ディスク記憶装置（ライト状態の場合）に受け取られた
ことを検知するとリードサイクル信号２５を出し、アド
レスポインタ（ＢＯＰ）１２のアドレス情報を，ＡＮＤ
回路１４ｂを通じてアドレスバス２９にのせることによ
り、次のデータを緩衝記憶装置３から出力バス２２へ読
み出させる。このように、チャネル装置とディスク記憶
装置との間で転送されるデータは緩衝記憶装置３に書き
込まれ、また読み出される。
にデータが揃つたことを検知すると、ライトサイクル信
号２４を出し（論理゜“１゛にする）ＡＮＤ回路１４ｃ
を開き、アドレスポインタ（ＢＩＰ）１３のアドレス情
報をアドレスバス２９に供給させた上で、ライトパルス
２６を出力して入力バス２１上のデータ（ライト状態で
はチャネル装置からのデータ，リード状態ではディスク
記憶装置からのデータ）を緩衝記憶装置３に書み込ませ
る。緩衝記憶装置３の読出しについては、緩衝記憶制御
部１０は、緩衝記憶装置３から出力バス２２に読み出さ
れたデータがチャネル装置（リード状態の場合）または
ディスク記憶装置（ライト状態の場合）に受け取られた
ことを検知するとリードサイクル信号２５を出し、アド
レスポインタ（ＢＯＰ）１２のアドレス情報を，ＡＮＤ
回路１４ｂを通じてアドレスバス２９にのせることによ
り、次のデータを緩衝記憶装置３から出力バス２２へ読
み出させる。このように、チャネル装置とディスク記憶
装置との間で転送されるデータは緩衝記憶装置３に書き
込まれ、また読み出される。
このような転送データのための読出しサイクルと書込み
サイクルの間には、空き時間が存在する。本発明では、
この空き時間を検出し、その時間に欠陥位置情報やデー
タ長情報などのディスク制御装置自体の必要とする制御
情報を緩衝記憶装置３から読み出し、マイクロプロセッ
サ２に取り込む。すなわち、本実施例ては、上記の空き
時間においてはライトサイクル信号２４とリードサイク
ル信号２５が同時に論理゜゜０゛であるので、ＡＮＤ回
路１７の出力信号が論理゜゛１゛になることにより、空
き時間が検出される。
サイクルの間には、空き時間が存在する。本発明では、
この空き時間を検出し、その時間に欠陥位置情報やデー
タ長情報などのディスク制御装置自体の必要とする制御
情報を緩衝記憶装置３から読み出し、マイクロプロセッ
サ２に取り込む。すなわち、本実施例ては、上記の空き
時間においてはライトサイクル信号２４とリードサイク
ル信号２５が同時に論理゜゜０゛であるので、ＡＮＤ回
路１７の出力信号が論理゜゛１゛になることにより、空
き時間が検出される。
ＡＮＤ回路１７の出力信号が出るとＡＮＤ回路１４ａが
開き、アドレスポインタ（ＣＡＰ）１１のアドレス情報
がアドレスバス２９にのり、制御情報のあるものが緩衝
記憶装置３から読み出され、出力バス２２に出る。この
制御情報は、ＡＮＤ回路１７の出力信号をクロックとす
るレジスタ１８にラッチされる。またＡＮＤ回路１７の
出力信号が出るとフリップフロップ２３がセットし、そ
の“６ｒ５側出力信号３１が論理“゜１゛になる。マイ
クロプロセッサ２はデータ転送中においてフリップフロ
ップ２３の出力信号３１の状態を監視している。この信
号３１が論理“１゛となつたことを検知すると、マイク
ロプロセッサ２はレジスタ１８の出力バス３２にのつて
いる制御情報を取り込んだのち、リセット信号３０を出
してフリップフロップ２３をリセットし、その出力信号
３１が再び論理“゜１゛になるのを待つ。なお、このよ
うにして空き時間で緩衝記憶装置３より読み出した制御
情報に基づいて、マイクロプロセッサ２は所要の制御を
実行するが、これについては従来と同様であるので説明
を省略する。
開き、アドレスポインタ（ＣＡＰ）１１のアドレス情報
がアドレスバス２９にのり、制御情報のあるものが緩衝
記憶装置３から読み出され、出力バス２２に出る。この
制御情報は、ＡＮＤ回路１７の出力信号をクロックとす
るレジスタ１８にラッチされる。またＡＮＤ回路１７の
出力信号が出るとフリップフロップ２３がセットし、そ
の“６ｒ５側出力信号３１が論理“゜１゛になる。マイ
クロプロセッサ２はデータ転送中においてフリップフロ
ップ２３の出力信号３１の状態を監視している。この信
号３１が論理“１゛となつたことを検知すると、マイク
ロプロセッサ２はレジスタ１８の出力バス３２にのつて
いる制御情報を取り込んだのち、リセット信号３０を出
してフリップフロップ２３をリセットし、その出力信号
３１が再び論理“゜１゛になるのを待つ。なお、このよ
うにして空き時間で緩衝記憶装置３より読み出した制御
情報に基づいて、マイクロプロセッサ２は所要の制御を
実行するが、これについては従来と同様であるので説明
を省略する。
以上に述べたように、本発明によるディスク制御装置は
、データ転送中に必要な制御情報を緩衝記憶装置から読
み出すので、次のデータブロックに対する準備処理を早
期に実行することができる。したがつて、データブロッ
ク間のギャップ長を従来より短縮でき、ディスク媒体上
の記録情報量を増加させることができ、またデータ転送
を効率化できる。なお本発明は、ディスク制御装置以外
の周辺機器制御装置にも同様に適用できることは明らか
である。
、データ転送中に必要な制御情報を緩衝記憶装置から読
み出すので、次のデータブロックに対する準備処理を早
期に実行することができる。したがつて、データブロッ
ク間のギャップ長を従来より短縮でき、ディスク媒体上
の記録情報量を増加させることができ、またデータ転送
を効率化できる。なお本発明は、ディスク制御装置以外
の周辺機器制御装置にも同様に適用できることは明らか
である。
また、空き時間の検出や、空き時間内に緩衝記憶装置か
らの制御情報の読出しを実行するための手段も、前例に
のみ限定されるものではない。本発明は以上に詳述した
如くであり、従来技術の欠点を解消した優れた周辺機器
制御装置を実現できる効果を有する。
らの制御情報の読出しを実行するための手段も、前例に
のみ限定されるものではない。本発明は以上に詳述した
如くであり、従来技術の欠点を解消した優れた周辺機器
制御装置を実現できる効果を有する。
図は本発明にか）るディスク制御装置の一例を示すブロ
ック図である。 ２・・・・・・マイクロプロセッサ（主制御部）、３・
・・・・・緩衝記憶装置、６，７・・・・・・チャネル
装置との間のデータバス、８，９・・・・・・ディスク
記憶装置との間のデータバス、１０・・・・・・緩衝記
憶制御部、１１，１２，１３・・・・・・アドレスポイ
ンタ、１４ａ〜１４ｃ，１７，１９ａ〜１９ｃ・・・・
・・ＡＮＤ回路、１５ａ，１５ｂ・・・・・・ＮＯＴ回
路、１６，２０・・・・・・０Ｒ回路、１８・・・・・
ルジスタ、２１，２２・・・・・・緩衝記憶装置の入，
出力バス、２３・・・・・・フリップフロップ、２９・
・・・・・緩衝記憶装置のアドレスバス、２４・・・・
・・ライトサイクル信号、２５・・・・・・リードサイ
クル信号。
ック図である。 ２・・・・・・マイクロプロセッサ（主制御部）、３・
・・・・・緩衝記憶装置、６，７・・・・・・チャネル
装置との間のデータバス、８，９・・・・・・ディスク
記憶装置との間のデータバス、１０・・・・・・緩衝記
憶制御部、１１，１２，１３・・・・・・アドレスポイ
ンタ、１４ａ〜１４ｃ，１７，１９ａ〜１９ｃ・・・・
・・ＡＮＤ回路、１５ａ，１５ｂ・・・・・・ＮＯＴ回
路、１６，２０・・・・・・０Ｒ回路、１８・・・・・
ルジスタ、２１，２２・・・・・・緩衝記憶装置の入，
出力バス、２３・・・・・・フリップフロップ、２９・
・・・・・緩衝記憶装置のアドレスバス、２４・・・・
・・ライトサイクル信号、２５・・・・・・リードサイ
クル信号。
Claims (1)
- １ 外部記憶装置や入出力装置などの周辺機器とチャネ
ル装置などの上位装置との間に接続され、緩衝記憶装置
を介在させて該周辺機器と該上位位置との間のデータ転
送を制御する周辺機器制御装置において、該上位装置ま
たは該周辺機器との間の転送データの読み書きのための
該緩衝記憶装置の読出しサイクルでも書込みサイクルで
もない空き時間を検出する手段と、該手段で検出された
空き時間に当該周辺機器制御装置自体で必要な情報を該
緩衝記憶装置から読み出す手段とを備えることを特徴と
する周辺機器制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018726A JPS6054695B2 (ja) | 1982-02-10 | 1982-02-10 | 周辺機器制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018726A JPS6054695B2 (ja) | 1982-02-10 | 1982-02-10 | 周辺機器制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137024A JPS58137024A (ja) | 1983-08-15 |
| JPS6054695B2 true JPS6054695B2 (ja) | 1985-12-02 |
Family
ID=11979666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018726A Expired JPS6054695B2 (ja) | 1982-02-10 | 1982-02-10 | 周辺機器制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054695B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155763A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | 制御装置におけるチヤネルデ−タ格納制御方式 |
| JPS63244221A (ja) * | 1987-03-31 | 1988-10-11 | Nec Corp | デイスク制御装置 |
-
1982
- 1982-02-10 JP JP57018726A patent/JPS6054695B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137024A (ja) | 1983-08-15 |
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