JPS6155763A - 制御装置におけるチヤネルデ−タ格納制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、チャネルインタフェースに接続される例えば
ラインプリンタやディスプレイ等のデバイスの制御装置
であって、チャネルとのデータ転送速度が内部のマイク
ロプロセッサ・バス（以下ＭＰＵバスという）のデータ
転送速度に左右されないようにされた制御装置における
チャネルデー夕格納制御方式に関するものである。

〔従来の技術と問題点〕

従来、例えばラインプリンタやディスプレイその他のデ
バイスの制御装置におけるチャネルデータ格納の方式と
して、例えば、■シフトレジスタ群により、Ｆ　Ｉ　Ｆ
Ｏ（Ｆｉｒｓｔ　　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）を採用
したもの、■少な（とも１バイト分のバッファレジスタ
を設け、ＭＰＵバスでのＤＭＡによりメモリにライトま
たはメモリからリードするもの、または■ランダムアク
セスメモリ　（ＲＡＭ）を使用（ただし、ＭＰＵバスか
らは直接見えない）したもの等がある。

しかし、上記■のＦＩＦＯによる方式は、格納したデー
タの順番にデータが取り出されるので、不要データの飛
び越しができない。たとえできたとしても、アクセス時
間とそのための回路量とが大になるという欠点がある。

また、上記■のバッファレジスタからＤＭＡによりメモ
リに転送するなどの方式は、同期バスでもっていわゆる
サイクルスチール等を利用する場合には比較的問題がな
いが、非同期バスでその都度バスを確保する必要がある
場合に゛は、ＭＰＵバスのデータ転送速度の影響がチャ
ネルとのデータ転送速度に現れ、またその逆に、チャネ
ルのデータ転送速度の影響がＭＰＵバスのデータ転送速
度に出るので、データ転送効率が悪いという問題がある
。転送速度の効率をよ（するために、１バイト単位では
なく、ブロック単位でもってＤＭＡを行う場合には、チ
ャネルがマイクロプロセッサに比べて遅いとき、または
その逆の場合等に、データ・オーバランを起こす危険性
がある。

さらに上記■のＲＡＭをデータバッファとして使用した
方式は、そのＲＡＭがＭＰＵバスから供給されるアドレ
スとは独立にアクセスされるようになっており、通常の
命令データ等が格納されるメモリとは切り離された空間
になっているため、マイクロプロセッサが、プログラム
モードでまたはＤＭＡモードで、そのＲＡＭに格納され
た任意のデータをリードすることができないという欠点
がある。

〔問題点を解決するための手段〕

本発明は上記間゛凹点の解決を図り、チャネルアダプタ
に、マイクロプロセッサからＭＰＵバスを介して直接見
えるようにしたデータバッファ用チャネルデータ格納メ
モリを内蔵させることにより、チャネルインタフェース
とＭＰＵバスとの各データ転送速度が互いに影響しない
ようにし、従って、各インタフェースでのデータ転送速
度が最大となるようにし、かつマイクロプロセッサから
ＭＰＵバス上のメモリデータとして、データバッファ用
チャネルデータ格納メモリ内の任意のデータを、例えば
プログラムモードで直接読み書きできるようにしたチャ
ネルデータ格納制御方式を提供する。

即ち、本発明の制御装置におけるチャネルデータ格納制
御方式は、データ処理およびシーケンス制御を行うマイ
クロプロセッサと、少な（ともチャネルとのインタフェ
ース制御を行うチャネルアダプタと、上記マイクロプロ
セッサが処理する命令データが格納されるメモリと、上
記マイクロプロセッサと上記チャネルアダプタと上記メ
モリとを接続するマイクロプロセッサ・バスとを備えた
制御装置におけるチャネルデータ格納制御方式において
、上記チャネルアダプタは、少な（とも、チャネルから
の受信データまたはチャネルへの送信データが格納され
るデータバッファ用チャネルデータ格納メモリと、チャ
ネルからのデータ受信時またはチャネルへのデータ送信
時に上記データバッファ用チャネルデータ格納メモリに
対するアドレスを供給するメモリアドレスカウンタと、
該メモリアドレスカウンタからのアドレスまたは上記マ
イクロプロセッサ・バスから供給されるアドレスのいず
れかを選択的に切り換えるアドレス切換回路とを備え、
上記データバッファ用チャネルデータ格納メモリには上
記マイクロプロセンサが処理する命令データが格納され
るメモリと同じメモ　　　′り空間におけるアドレスが
付与されて、上記マイクロプロセッサから上記マイクロ
プロセッサ・バスを介して上記データバッファ用チャネ
ルデータ格納メモリを直接アクセス可能に構成したこと
を特徴としている。以下、図面を参照しつつ、実施例に
従って説明する。

〔実施例〕

第１図は本発明に係る制御装置の概要構成図、第２図は
第１図図示チャネルアダプタの詳細ブロック図を示す。

第１図に示した装置は、例えばラインプリンタ、ディス
プレイ、キーボードコンソール等の入出力装置を、マイ
クロプロセッサ２により制御する装置である。チャネル
インタフェース１は、ホストの処理装置に接続されるチ
ャネルとのインタフェースであり、このインタフェース
は従来のものと同様なものである。マイクロプロセッサ
２は、ＲＯＭまたはＲＡＭによって構成されるメモリ４
に予め格納された命令をフェッチして実行することによ
り、上位装置であるチャネルとのデータ送受信を制御し
、かつその要求に従って入出力装置を制御する処理装置
である。なお、本発明は、入出力装置を制御する部分に
ついては関係しないので、その説明は省略する。

ＭＰＵバス３は、アドレスバスまたは／およびデータバ
スと制御信号線とからなり、マイクロプロセッサ２がデ
ータ処理またはシーケンス制御を行うにあたって、デー
タをメモリ４またはチャネルアダプタ５から入出力する
ために用いられる信号線である。

チャネルアダプタ５は、チャネルインタフェース１と直
接データの送受信を制御するチャネルインタフェース制
御部６と、ＭＰＵバス３を介してマイクロプロセッサ２
またはメモリ４とチャネルアダプタ５との間のデータ転
送を制御するＭＰＵバスインタフェース制御部７と、チ
ャネルインタフェース１との間に送受信されるチャネル
データのデータバッファとして用いられるチャネルデー
タ格納メモリ８と、該チャネルデータ格納メモリ８をチ
ャネルインタフェース制御部６側に接続するかＭＰＵバ
スインタフェース制御部７側に接続するかの制御を行う
メモリ制御部９とを備えている。

特に本発明の場合、第２図を参照して、後に詳述する如
く、チャネルデータ格納メモリ８は、マイクロプロセッ
サ２によって、メモリ４と全く同様にアクセスできるよ
うになっている。即ち、ＭＰＵバス３に予め付与された
チャネルデータ格納メモリ８のアドレスを送出すること
により、チャネルデータ格納メモリ８内のそのアドレス
位置にあるデータを、例えば８ビツトまたは１６ビツト
単位で出し入れすることができるようになっている。そ
のため、メモリ制御部９は、チャネルインタフェース制
御部６が意識するチャネルデータ格納メモリ８のアドレ
ス情報を持つメモリアドレスカウンタと、チャネルデー
タ格納メモリ８のＭＰＵバス３との切り離しまたは組み
入れを行うアドレス切換回路とを有している。なお、チ
ャネルデータ格納メモリ８は、例えば４ＫＢとか１６Ｋ
Ｂなどのランダムアクセスメモリで構成される＝第２図
は、チャネルアダプタ５の内部詳細ブロック図である。

第２図において、チャネルインタフェースシーケンス制
御回路１１は、チャネルインタフェース１との所定のイ
ンタフェースに従って、シーケンス制御を行う回路であ
る。チャネル制御用レジスタ１２ば、第１図図示マイク
ロプロセッサ２がチャネルインタフェースシーケンス制
御回路１１に指示を与えたり、またはチャネルインタフ
ェースシーケンス制御回路１１からマイクロプロセッサ
２への状態通知を行うためのコントロールレジスタであ
る。

ライトデータバッファレジスタ１３は、例えば８ピント
のバッファレジスタであって、チャネル側から転送され
てきたデータが格納されるレジスタである。リードデー
タバッファレジスタ１４は、チャネル側へ転送される８
ビツトのデータが格納されるバッファレジスタである。

メモリアドレスカウンタ１５は、ライトデータバッファ
レジスタ１３からチャネルデータ格納メモリ８へデータ
が書き込まれる際、またはチャネルデータ格納メモリ８
からリードデークバッフプレジスタ１４ヘデータが読み
出される際におけるチャネルデータ格納メモリ８のアド
レスを保持するカウンタである。また、バイトカウンタ
１６は、メモリアドレスカウンタ１５の内容に従ってチ
ャネルデータ格納メモリ８からデータが読み出され、ま
たは書き込まれるのに対応して、デクリメントまたはイ
ンクリメントされるカウンタである。

アドレス切換回路１７は、チャネルデータ格納メモリ８
に対するアドレスを、メモリアドレスカウンタ１５即ち
図示Ｃ側から供給するか、アドレスレシーバ及びデコー
ダ２０即ち図示Ｍ側から供給するかを切換える回路であ
る。メモリリード／ライトアクセス制御回路１８は、チ
ャネルデータ格納メモリ８へのアクセス制御を行う回路
であって、チャネルインクフェースシーケンス制御回路
１１またはＭＰＵバスインタフェースシーケンス及び割
込み制御回路２１からの要求に従って、アドレス切換回
路１７によるアドレス切換え制御を行うと共に、アドレ
ス切換回路１７が図示Ｃ側のアドレスを選択している場
合には、メモリアドレスカウンタ１５およびバイトカウ
ンタ１６のカウンタ制御を行う。

内部データバス１９は、チャネルアダプタ内の８ビツト
または１６ビツトのデータバスであって、チャネル制御
用レジスタ１２、ライトデータバッファレジスタ１３、
リードデータバッファレジスタ１４、メモリアドレスカ
ウンタ１５、バイトカウンタ１６、チャネルデータ格納
メモリ８、データドライバ／レシーバ２２間のデータ信
号が流れる信号線である。

アドレスレシーバ及びデコーダ２０は、ＭＰＵバス３か
らのアドレス信号を受け、それをデコードして、そのア
ドレスが当該チャネルアタ゛ブタに関連したものである
か否かを検出する回路である。

このアドレスにはチャネルデータ格納メモリ８に対する
アドレスも含まれる。

ＭＰＵバスインタフェースシーケンス及び割込み制御回
路２１は、ＭＰＵバス３と当該チャネルアダプタとの間
のインタフェース制御回路であって、特にアドレスレシ
ーバ及びデコーダ２０が受信したアドレスがチャネルデ
ータ格納メモリ８に割当てられたアドレスであるとき、
アドレス切換回路１７を図示Ｍ側に切換える要求を行う
。また、チャネル制御用レジスタ１２の内容により、チ
ャネルインタフェース１からの終了報告があったとき、
またはバイトカウンタ１６の内容がｒＯＪになったとき
に、第１図図示マイクロプロセッサ２へ割込みをかける
制御等を行う。

データドライバ／レシーバ２２は、ＭＰＵバス３のデー
タバスを内部データバス１９に接続し、データ信号を送
受信する回路である。

次に第２図図示チャネルアダプタの作用動作について説
明する。

例えばチャネルインタフェース１から、当該制御装置が
コマンドまたはデータ等を受信するとき、マイクロプロ
セッサ２は、予めチャネルデータ格納メモリ８の空き領
域のアドレスをメモリアドレスカウンタ１５にセットし
ておくと共に、受信可能なバイト数の最大値をバイトカ
ウンタ１６に設定しておく。そして、受信準備完了をチ
ャネル制御用レジスタ１２に設定する。なお、これらの
設定は、データドライバ／レシーバ２２および内部デー
タバス１９を介して行われる。

チャネルインタフェース１から例えば１バイト単位でデ
ータが送られてくると、チャネルインタフェースシーケ
ンス制御回路１１は、ライトデータバッファレジスタ１
３にそのデータを格納し、メモリリード／ライトアクセ
ス制御回路１８に対、し、データ受信を報告する。メモ
リリード／ライトアクセス制御回路１８は、アドレス切
換回路１７が図示Ｃ側を選択していることを確認し、メ
モリアドレスカウンタ１５が保持するアドレスに従って
、ライトデータバッファレジスタ１３の内容をチャネル
データ格納メモリ８に書き込む。そして、メモリアドレ
スカウンタ１５をカウントアツプし、バイトカウンタ１
６をカウントダウンする。

ライトデータバッファレジスタ１３が空きになると、チ
ャネルインタフェースシーケンス制御回路１１は次のデ
ータを受信できるようになり、チャネルインタフェース
１からのデータ転送を待つ。

チャネルインタフェース１から次の１バイトのデータが
送られてくると、同様にライトデータバッファレジスタ
１３に格納され、チャネルデータ格納メモリ８に送られ
る。そして、チャネルインクフェース１からの終了報告
またはバイトカウンタ１６の内容がｒＯＪになったとき
に、ＭＰＵバスインタフェースシーケンス及び割込み制
御回路２１から、マイクロプロセッサにデータ受信完了
の割込み信号が発せられる。以上の受信制御は、ＭＰＵ
バス３とは無関係になされるため、ＭＰＵバス３のデー
タ転送速度に影響されない。

マイクロプロセッサ２は、受信したデータを読み出すと
き、そのデータが格納されたアドレスをＭＰＵバス３上
に送出する。このアドレスは、アドレスレシーバ及びデ
コーダ２０によって認知され、ＭＰＵバスインタフェー
スシーケンス及び割込み制御回路２１に通知される。Ｍ
ＰＵバスインタフェースシーケンス及び割込み制御回路
２１は、アドレス切換回路１７を図示Ｍ側に切換える信
号を出力する。このとき、例えばチャネルデータ格納メ
モリ８がチャネルインタフェースシーケンス制御回路１
１側とのデータ転送状態にあれば、アドレス切換えが、
わずかな時間保留されるが、この競合制御ま゛たは優先
制御等は、従来技術の簡単な応用によって実現できるの
で、その詳細な説明は省略する。アドレス切換回路１７
が図示Ｍ側に切換えられるごとにより、ＭＰＵバス３上
のアドレス信号がチャネルデータ格納メモリ８に供給さ
れ、内部データバス１９およびデータドライバ／レシー
バ２２を介して、チャネルデータ格納メモ’Ｊ　８内の
データが、通常のメモリと同様にアクセス可能となる。

当該制御装置からチャネル側にデータを送信するとき、
マイクロプロセッサは、チャネルデータ格納メモリ８の
空き領域に予めそのデータを直接書き込む。この書き込
みは、アドレスレシーバ及びデコーダ２０およびアドレ
ス切換回路１７を介してメモリアドレスを供給すること
により、上記読み出しの場合と同様になされる。そして
、メモリアドレスカウンタ１５にその領域の先頭アドレ
スをセットすると共に、バイトカウンタ１６にバイト数
をセットする。その後、チャネル制御用レジスタ１２に
データ転送を指示する情報を設定する。

これによって、チャネルインタフェースシーケンス制御
回路１１は、メモリリード／ライトアクセス制御回路１
８を起動し、メモリリード／ライトアクセス制御回路１
８はアドレス切換回路１７を図示Ｃ側に切換えて、チャ
ネルデータ格納メモリ８をアクセスするためのストロー
ブ信号を出力する。これにより、メモリアドレスカウン
タ１５の示すアドレスのデータが、リードデータバッフ
ァレジスタ１４に送られ、リードデータバッファレジス
タ１４に格納されたデータは、チャネルインタフェース
シーケンス制御回路１１からチャネルインタフェース１
に送出される。チャネルデータ格納メモリ８からの読み
出しにより、メモリアドレスカウンタ１５のアドレスは
歩進され、バイトカウンタ１６の内容は、「１」減算さ
れる。

リードデータバッファレジスタ１４が空きになると、同
様にバイトカウンタ１６が「０」になるまで、チャネル
データ格納メモリ８からリードデータバッファレジスタ
１４へのデータ転送が繰り返される。

データ転送がすべて終了すると、ＭＰＵバスインタフェ
ースシーケンス及び割込み制御回路２１から、マイクロ
プロセッサへ終了通知の割込みがなされる。なお、バイ
トカウンタ１６を転送データの最大値を示すものとして
使用するのではな（、例えばチャネルインタフェース１
からのデータ受信時に、アップカウンタとして使用し、
実際にチャネル側から送られてきたデータのバイト数を
示すものとして使用することもできる。

また、マイクロプロセッサ２は、チャネルデータ格納メ
モリ８を使用することなく、チャネル制御用レジスタ１
２、ライトデータバッファレジスタ１３およびリードデ
ータバッファレジスタ１４を直接操作することにより、
このチャネルアダプタを、例えばプログラムモードによ
る従来と同様なデータ転送を行う互換モードを設けた構
成とすることも可能である。

〔発明の効果〕

以上説明した如く、本発明によれば、チャネルおよびＭ
ＰＵバスの互いのインタフェースによるデータ転送速度
の影響を受けず、チャネルデータ格納メモリが、マイク
ロプロセッサからＭＰＵバス上のメモリとして見えるこ
とから、次のような効果がある。

■　互いのインタフェースでの最大データ転送効率が得
られる。

■　不要データ領域を無視または飛び越しすることがで
き、必要なデータだけを任意に取り出すことができる。

■　チャネルデータの転送処理と、他の処理例えば入出
力装置制御の処理とを並行して処理することができる。

【図面の簡単な説明】

第１図は本発明に係る制御装置の概要構成図、第２図は
第１図図示チャネルアダプタの詳細ブロック図を示す。 図中、１はチャネルインタフェース、２はマイクロプロ
セッサ、３はＭＰＵバス、４はメモリ、５はチャネルア
ダプタ、８はチャネルデータ格納メモリ、Ｉ５はメモリ
アドレスカウンタ、Ｉ７はアドレス切換回路を表す。

Claims (1)

【特許請求の範囲】
1. データ処理およびシーケンス制御を行うマイクロプロセ
   ッサと、少なくともチャネルとのインタフェース制御を
   行うチャネルアダプタと、上記マイクロプロセッサが処
   理する命令データが格納されるメモリと、上記マイクロ
   プロセッサと上記チャネルアダプタと上記メモリとを接
   続するマイクロプロセッサ・バスとを備えた制御装置に
   おけるチャネルデータ格納制御方式において、上記チャ
   ネルアダプタは、少なくとも、チャネルからの受信デー
   タまたはチャネルへの送信データが格納されるデータバ
   ッファ用チャネルデータ格納メモリと、チャネルからの
   データ受信時またはチャネルへのデータ送信時に上記デ
   ータバッファ用チャネルデータ格納メモリに対するアド
   レスを供給するメモリアドレスカウンタと、該メモリア
   ドレスカウンタからのアドレスまたは上記マイクロプロ
   セッサ・バスから供給されるアドレスのいずれかを選択
   的に切り換えるアドレス切換回路とを備え、上記データ
   バッファ用チャネルデータ格納メモリには上記マイクロ
   プロセッサが処理する命令データが格納されるメモリと
   同じメモリ空間におけるアドレスが付与されて、上記マ
   イクロプロセッサから上記マイクロプロセッサ・バスを
   介して上記データバッファ用チャネルデータ格納メモリ
   を直接アクセス可能に構成したことを特徴とする制御装
   置におけるチャネルデータ格納制御方式。