JPH0668019A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】ＤＭＡ起動の際に行うデータ設定を簡素化する
ことにより、ＤＭＡ起動の高速化を実現するＤＭＡ制御
装置を提供することを目的とする。 【構成】中央処理装置ＣＰＵからのアドレス信号のＤＭ
Ａ起動命令となる上位アドレス信号ａをデコードするデ
コーダＤＥＣ、中央処理装置ＣＰＵからのアドレス信号
ａの中位アドレス信号を、メモリＭＥＭへアクセスする
際のスタートアドレスとして保持するレジスタＭＡＤＤ
Ｒ、中央処理装置ＣＰＵからのアドレス信号ａの下位ア
ドレス信号を、ＤＭＡ転送による転送データカウント数
として保持するレジスタＣＮＴ、デコーダＤＥＣによる
デコードの結果により、ＤＭＡ起動コマンドが指定され
ていればＤＭＡを起動し、ＤＭＡによるデータ転送を制
御するシーケンサＳＥＱで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置を介さず
にメモリとデバイスとの間でデータ転送を行うＤＭＡ転
送の制御をするＤＭＡ制御装置に関する。現在、計算機
システムにおいて、メモリとデバイスとの間で高速にデ
ータ転送するために、データ転送の際に中央処理装置を
介さないＤＭＡがある。

【０００２】そのＤＭＡによるデータ転送を制御するも
のがＤＭＡ制御装置（ＤＭＡコントローラー）であり、
ＤＭＡを起動する際には、そのＤＭＡ制御装置が有する
複数のレジスタへデータ設定を行う必要がある。

【０００３】

【従来の技術】図９は、従来例を示す図である。図９に
示すように、アドレスバスおよびデータバスを有するバ
スＢＵＳに、中央処理装置ＣＰＵ、ＤＭＡコントローラ
ーＤＭＡＣ’、メモリＭＥＭ、デバイスＤＥＶが接続さ
れている。

【０００４】従来のＤＭＡコントローラーの例として、
１９８８年１月発行の「富士通半導体デバイス・ＰＲＯ
ＣＥＳＳＯＲ ＭＡＮＵＡＬ Ｇ_MICRO Ｆ32／ＤＭＡＣ
ＭＢ92411 ユーザーズマニュアル」に記載のものがあ
る。この刊行物の記載について図９を使用して以下簡単
に説明を行う。ＤＭＡコントローラーＤＭＡＣ’は、上
記刊行物に記載のように、データ転送元（ソースデバイ
ス）のアドレスを設定するソースアドレスレジスタＳＡ
Ｒ、データ転送先（デスティネーションデバイス）のア
ドレスを設定するデスティネーションアドレスレジスタ
ＤＡＲ、ＤＭＡによって転送するデータの転送バイト数
を設定するためのバイトカウントレジスタＣＮＴ’、ソ
ース、デスティネーション、Ｉ／Ｏデバイスに関する機
能や、データの転送方向を設定するための動作定義レジ
スタＯＤＲ等のレジスタ群、転送アドレスの更新および
転送データバイト数の更新等のＤＭＡコントローラーＤ
ＭＡＣ’の全体の制御を行うシーケンサＳＥＱ’で構成
される。

【０００５】図９に示すように、従来、ＤＭＡを行う場
合には、まず、中央処理装置ＣＰＵがバスＢＵＳ内のア
ドレスバスによりアドレス信号を送信する。ここで、ア
ドレス信号は３２ビットとする。そのアドレス信号の上
位１６ビットを図示しないデコーダによってデコード
し、そのデコードの結果、ＤＭＡコントローラーＤＭＡ
Ｃ’内部レジスタへのデータの書き込みが指示されてい
れば、ＤＭＡコントローラーＤＭＡＣ’内部の各レジス
タにＤＭＡ転送の際に必要なデータの設定を開始する。

【０００６】ＤＭＡコントローラーＤＭＡＣ’は上記ア
ドレス信号の下位１６ビットをＤＭＡコントローラーＤ
ＭＡＣ’内のデコーダＤＥＣ’によってデコードする。
そのアドレス信号の下位１６ビット内では、バスＢＵＳ
内のデータバスで転送されるデータをＤＭＡコントロー
ラーＤＭＡＣ’内のどのレジスタに書き込むか指定され
ている。

【０００７】例えば、デコーダＤＥＣ’によってデコー
ドしたアドレス信号の下位１６ビット内で、ソースアド
レスレジスタＳＡＲが指定されていると、メモリＭＥＭ
に対するアクセスを行うためのスタートアドレスがバス
ＢＵＳ内のデータバスによってソースアドレスレジスタ
ＳＡＲに設定される。上記のように、アドレスバスのア
ドレス信号によって、ＤＭＡコントローラーＤＭＡＣ’
の各レジスタ、ソースアドレスレジスタＳＡＲ、デステ
ィネーションアドレスレジスタＤＡＲ、バイトカウント
レジスタＣＮＴ’、動作定義レジスタＯＤＲ等を指定し
て、そのアドレス信号によって指定したレジスタに対し
てデータバスにより送信される送信されるデータの設定
を行い、ＤＭＡ起動のための準備をする。

【０００８】この図９では各レジスタを１つのレジスタ
ＭＡＤＤＲ’として表しているが、実際には複数のレジ
スタが存在する。ＤＭＡコントローラーＤＭＡＣ’内の
各レジスタにデータの設定が終了すると、中央処理装置
ＣＰＵからＤＭＡコントローラーＤＭＡＣ’にＤＭＡ起
動の指示がされる。

【０００９】ここで、動作定義レジスタＯＤＲでソース
デバイスをメモリＭＥＭ、デスティネーションデバイス
をデバイスＤＥＶと定義しているものとし、以下、ＤＭ
Ａによるデータ転送について説明する。ＤＭＡコントロ
ーラーＤＭＡＣ’は中央処理装置ＣＰＵからＤＭＡ起動
の指示を受けると、ソースアドレスレジスタＳＡＲに保
持しているソースデバイスのアドレス、すなわち、メモ
リＭＥＭのアドレスからデータを読み出し、デスティネ
ーションアドレスレジスタＤＡＲに保持しているデステ
ィネーションデバイスのアドレス、すなわち、デバイス
ＤＥＶのアドレスにデータの転送を行う。

【００１０】シーケンサＳＥＱ’はソースアドレスレジ
スタＳＡＲ、デスティネーションアドレスレジスタＤＡ
Ｒが各々保持しているアドレスをカウントアップさせな
がら、メモリＭＥＭからデバイスＤＥＶにデータの転送
を行い、データが１バイト転送されるごとに、バイトカ
ウントレジスタＣＮＴ’に保持されている転送バイトカ
ウント数をカウントダウンする。

【００１１】上記のデータ転送処理をバイトカウントレ
ジスタＣＮＴ’に設定されている転送バイト数が０にな
るまで行い、バイトカウントレジスタＣＮＴ’の転送バ
イト数が０になった時点でＤＭＡによるデータ転送を終
了する。

【００１２】

【発明が解決しようとする課題】上記のように、ＤＭＡ
によるデータ転送を行う場合には、ＤＭＡコントローラ
ー内の各レジスタにＤＭＡ起動のためのデータ設定を行
う必要がある。そのデータ設定は、中央処理装置ＣＰＵ
からバスＢＵＳ内のアドレスバスで送信されるアドレス
信号によってＤＭＡコントローラー内の１つのレジスタ
を指定して、バスＢＵＳ内のデータバスで送信されるデ
ータを書き込む。

【００１３】このデータ設定の動作をＤＭＡ起動のため
に必要とするＤＭＡコントローラー内のレジスタの数の
分、繰り返して行わなければならなかった。よって、Ｄ
ＭＡ起動のためのＤＭＡコントローラー内のレジスタへ
のデータ設定に一定の時間がかかるため、少量のデータ
を転送する際には、中央処理装置ＣＰＵを介したメモリ
とデバイスとのデータ転送にかかる時間よりも、ＤＭＡ
を使用した場合のほうがかえってデータ転送に時間がか
かり、ＤＭＡによるデータ転送が意味をなさないという
問題を生じていた。

【００１４】本発明は、ＤＭＡ起動の際に行うデータ設
定を簡素化することにより、ＤＭＡ起動の高速化を実現
するＤＭＡ制御装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の第１の原
理図である。図中、ＤＭＡＣはＤＭＡコントローラーで
あり、デコーダＤＥＣ、レジスタＭＡＤＤＲ、レジスタ
ＣＮＴおよびシーケンサＳＥＱで構成される。ＤＥＣは
デコーダであり、中央処理装置ＣＰＵからのアドレス信
号ａのＤＭＡ起動命令となる上位アドレス信号をデコー
ドするものである。

【００１６】ＭＡＤＤＲはレジスタであり、中央処理装
置ＣＰＵからのアドレス信号ａの中位アドレス信号を、
メモリＭＥＭへアクセスする際のスタートアドレスとし
て保持するものである。ＣＮＴはレジスタであり、中央
処理装置ＣＰＵからのアドレス信号ａの下位アドレス信
号を、ＤＭＡ転送による転送データカウント数として保
持するものである。

【００１７】ＳＥＱはシーケンサであり、デコーダＤＥ
Ｃによるデコードの結果により、ＤＭＡ起動命令が指定
されていればＤＭＡを起動し、ＤＭＡによるデータ転送
を制御するものである。図２は本発明の第２の原理図で
ある。図中、デコーダＤＥＣおよびシーケンサＳＥＱは
前述の図１と同様であるため、その具体的な説明を省略
する。

【００１８】ＭＡＤＤＲはレジスタであり、中央処理装
置ＣＰＵからのアドレス信号ａの下位アドレス信号を、
メモリＭＥＭへアクセスする際のスタートアドレスとし
て保持するものである。ＣＮＴはレジスタであり、中央
処理装置ＣＰＵからのデータ信号ｄの下位アドレス信号
を、ＤＭＡ転送による転送データカウント数として保持
するものである。

【００１９】図３は本発明の第３の原理図である。図
中、デコーダＤＥＣおよびシーケンサＳＥＱは前述の図
１および図２と同様であるため、その具体的な説明を省
略する。ＭＡＤＤＲはレジスタであり、中央処理装置Ｃ
ＰＵからのデータ信号ｄを、メモリＭＥＭへアクセスす
る際のスタートアドレスとして保持するものである。

【００２０】ＣＮＴはレジスタであり、中央処理装置Ｃ
ＰＵからのアドレス信号ａの下位アドレス信号を、ＤＭ
Ａ転送による転送データカウント数として保持するもの
である。図４は本発明の第４の原理図である。図中、シ
ーケンサＳＥＱは前述の図１、図２および図３と同様で
あるため、その具体的な説明を省略する。

【００２１】ＤＥＣはデコーダであり、中央処理装置Ｃ
ＰＵからのＤＭＡ起動命令となるアドレス信号ａをデコ
ードするものである。ＭＡＤＤＲはレジスタであり、中
央処理装置ＣＰＵからのデータ信号ｄの上位アドレス信
号を、メモリＭＥＭへアクセスする際のスタートアドレ
スとして保持するものである。

【００２２】ＣＮＴはレジスタであり、中央処理装置Ｃ
ＰＵからのデータ信号ｄの下位アドレス信号を、ＤＭＡ
転送による転送データカウント数として保持するもので
ある。

【００２３】

【作用】図１に示すように、請求項１では中央処理装置
ＣＰＵから接続されるアドレスバスによって送信される
アドレス信号ａの上位アドレスをＤＭＡ起動命令、中位
アドレスをメモリＭＥＭへのアクセスのスタートアドレ
ス、下位アドレスを転送データカウント数としている。

【００２４】そして、その上位アドレスをデコーダＤＥ
Ｃによってデコードし、中位アドレスをレジスタＭＡＤ
ＤＲに設定し、下位アドレスをレジスタＣＮＴに設定す
るようにしている。そのため、従来、アドレスバスによ
って送信されるアドレス信号をデコーダによってデコー
ドし、そのデコーダによってデコードされたアドレス信
号で指定されているレジスタに、データバスによって送
信されるデータ信号を設定することがなくなる。

【００２５】よって、データバスによって送信されるデ
ータ信号を各レジスタに設定するためのハードウェアが
必要なくなり、また、データ信号をデコードする必要が
なくなるため、ハードウェアの簡素化および処理の高速
化が図れる。また、請求項２、請求項３、請求項４によ
って、アドレスバスによって送信されるアドレス信号、
データバスによって送信されるデータ信号の組合せによ
るメモリＭＥＭへアクセスする際のスタートアドレス、
ＤＭＡ転送による転送データカウント数のデータを一度
にレジスタＭＡＤＤＲおよびレジスタＣＮＴに設定する
ため、データ設定のための時間が節約される。

【００２６】請求項５において、メモリＭＥＭからデバ
イスＤＥＶにデータ転送を行っていないメモリＭＥＭの
アドレスを参照不可とするようにしたことにより、デー
タ転送の途中においても、送信しようとするメモリＭＥ
Ｍのデータを更新できるようにしている。請求項６にお
いて、デバイスＤＥＶからメモリＭＥＭにデータ転送が
行われたメモリＭＥＭのアドレス以外を参照不可とする
ようにしたことにより、データ転送の途中においても、
転送されたデータを格納しているメモリＭＥＭを参照で
きるようにしている。

【００２７】請求項７において、シーケンサＳＥＱによ
って、データ転送終了まで中央処理装置ＣＰＵの動作を
停止させ、中央処理装置ＣＰＵが動作することをデータ
転送の終了としている。これにより、データ転送が終了
した際に、中央処理装置ＣＰＵにより行われるデータ転
送終了を調べる割り込みにかかる時間をなくしている。

【００２８】

【実施例】以下、図面を用いて実施例を詳細に説明す
る。図５は、本発明によるＤＭＡ転送のためのシステム
構成図である。まず、第１の実施例について説明する。
図１は、本発明による第１の実施例を示す図であり、Ｄ
ＭＡコントローラー（ＤＭＡＣ）の構成図である。

【００２９】本発明のシステム構成は、図５に示すよう
になっており、アドレスバスおよびデータバスを有する
バスＢＵＳに、中央処理装置ＣＰＵ、ＤＭＡコントロー
ラーＤＭＡＣ、メモリＭＥＭ、デバイスＤＥＶが接続さ
れている。ここでアドレスバスおよびデータバスは、例
えば、それぞれ３２ビットのバスとする。

【００３０】そのＤＭＡコントローラーＤＭＡＣは、図
１に示すように、デコーダＤＥＣ、レジスタＭＡＤＤＲ
およびＣＮＴ、シーケンサＳＥＱで構成され、デコーダ
ＤＥＣは中央処理装置ＣＰＵから送信されるアドレス信
号ａのうちの上位アドレスをデコードし、レジスタＭＡ
ＤＤＲはアドレス信号ａの中位アドレスを保持し、レジ
スタＣＮＴはアドレス信号ａの下位アドレスを保持し、
シーケンサＳＥＱはＤＭＡコントローラーＤＭＡＣの全
体の制御を行うものである。

【００３１】本実施例では、例えば、アドレス信号ａの
上位アドレスをアドレス信号ａ〔３１：２８〕、中位ア
ドレスをアドレス信号ａ〔２７：１０〕、下位アドレス
をアドレス信号ａ〔９：０〕とする。従来例と同様に、
中央処理装置ＣＰＵはＤＭＡコントローラーＤＭＡＣ内
の各レジスタに対してＤＭＡ起動のためのデータ設定を
行う。

【００３２】図１に示すように、ＤＭＡを行う場合に
は、まず、中央処理装置ＣＰＵがバスＢＵＳ内のアドレ
スバスによりアドレス信号を送信する。ＤＭＡコントロ
ーラーＤＭＡＣにアドレス信号が送信されると、そのア
ドレス信号ａ〔３１：２８〕をＤＭＡコントローラーＤ
ＭＡＣ内のデコーダＤＥＣがデコードしてＤＭＡ起動コ
マンドかどうか調べる。

【００３３】そのＤＭＡ起動コマンドは、メモリＭＥＭ
からデバイスＤＥＶへのデータ転送（以下、送信ＤＭＡ
と称する）、デバイスＤＥＶからメモリＭＥＭへのデー
タ転送（以下、受信ＤＭＡと称する）の指定、データ転
送対象となるデバイスの指定、データ転送終了時に割り
込みを出力するかの指定、データ転送終了信号をデバイ
スに出力するかどうかの指定、バスサイクルで使用する
データサイズの指定、データ転送のデバイス優先順位の
指定をするものである。

【００３４】レジスタＭＡＤＤＲに保持されているアド
レス信号ａ〔２７：１０〕はＤＭＡアドレスであり、デ
バイスＤＥＶとメモリＭＥＭとの間でデータ転送処理を
行う際に、メモリＭＥＭのスタードアドレスを指定する
ものである。また、レジスタＣＮＴに保持されているア
ドレス信号ａ〔９：０〕は転送データカウント数であ
り、ＤＭＡによって転送するデータ量を指定するもので
ある。

【００３５】ここで、図１および図６を使用して、送信
ＤＭＡについて説明する。図６は送信ＤＭＡのフローチ
ャートである。まず、ＤＭＡ起動待機状態で、図１に示
す中央処理装置ＣＰＵからＤＭＡコントローラーＤＭＡ
Ｃに対して書き込み信号ＷＴが送信され、かつ、バスＢ
ＵＳ内のアドレスバスにより送信されるアドレス信号ａ
〔３１：２８〕をデコーダＤＥＣがデコードした結果、
そのアドレス信号ａ〔３１：２８〕でＤＭＡ起動コマン
ドの送信ＤＭＡが指定されていると、送信ＤＭＡのため
の起動準備がされる（図６のＳ１）。

【００３６】送信ＤＭＡが指定されると、レジスタＭＡ
ＤＤＲはアドレス信号ａ〔２７：１０〕をメモリＭＥＭ
にアクセスするスタートアドレスとして保持し、レジス
タＣＮＴはアドレス信号ａ〔９：０〕をＤＭＡによって
転送されるデータのカウントとして保持する（図６のＳ
２）。そして、ＤＭＡコントローラーＤＭＡＣ内のシー
ケンサＳＥＱは、デスティネーションデバイスであるデ
バイスＤＥＶからデータ書き込み可能信号ＲＥＱが送信
されたかどうか判定する（図６のＳ３）。

【００３７】データ書き込み可能信号ＲＥＱがデバイス
ＤＥＶからシーケンサＳＥＱに送信された場合には、デ
バイスＤＥＶに対して、デバイスＤＥＶに対するアクセ
ス信号ＳＥＬ、書き込み信号ＲＷを送信し、メモリＭＥ
Ｍに対して、メモリＭＥＭに対するアクセス信号ＭＳ
Ｌ、読み出し信号ＭＲＷを送信する。また、レジスタＭ
ＡＤＤＲに保持されているアドレスをスタートアドレス
としてメモリＭＥＭからデータを読み出し、デバイスＤ
ＥＶにデータを転送する（図６のＳ４）。

【００３８】レジスタＭＡＤＤＲで指定されたメモリＭ
ＥＭのアドレスに格納されているデータの転送が終わる
と、シーケンサＳＥＱはレジスタＭＡＤＤＲで保持して
いるアドレスをカウントアップし、レジスタＣＮＴで保
持している転送データカウント数をカウントダウンする
（図６のＳ５）。その後、メモリＭＥＭからＤＭＡコン
トローラーＤＭＡＣのシーケンサＳＥＱに対して、メモ
リアクセスが完了したことを示す信号ＲＤＹが送信され
る（図６のＳ６）。

【００３９】上記のステップＳ３〜Ｓ６をレジスタＣＮ
Ｔが０になるまで続ける。レジスタＣＮＴが０になると
（図６のＳ７）、シーケンサＳＥＱは中央処理装置ＣＰ
Ｕに対してアクセス終了信号ＡＣＫを送信して送信ＤＭ
Ａを終了させ（図６のＳ８）、中央処理装置ＣＰＵを動
作状態にする。次に、図１および図７を使用して受信Ｄ
ＭＡについて説明する。

【００４０】図７は受信ＤＭＡのフローチャートを示す
図である。まず、図１に示す中央処理装置ＣＰＵからＤ
ＭＡコントローラーＤＭＡＣに対して書き込み信号ＷＴ
が送信され、かつ、バスＢＵＳ内のアドレスバスにより
送信されるアドレス信号ａ〔３１：２８〕をデコーダＤ
ＥＣがデコードした結果、そのアドレス信号ａ〔３１：
２８〕でＤＭＡ起動コマンドの受信ＤＭＡが指定されて
いると、受信ＤＭＡのための起動準備がされる（図７の
Ｓ１１）。

【００４１】受信ＤＭＡが指定されると、レジスタＭＡ
ＤＤＲはアドレス信号ａ〔２７：１０〕をメモリＭＥＭ
にアクセスするスタートアドレスとして保持し、レジス
タＣＮＴはアドレス信号ａ〔９：０〕をＤＭＡによって
転送されるデータのカウントとして保持する（図７のＳ
１２）。ＤＭＡコントローラーＤＭＡＣ内のシーケンサ
ＳＥＱは、ソースデバイスであるデバイスＤＥＶからデ
ータ読み出し可能信号ＲＥＱが送信されたかどうか判定
する（図７のＳ１３）。

【００４２】デバイスＤＥＶからデータ読み出し可能信
号ＲＥＱが送信されない場合には、中央処理装置ＣＰＵ
がメモリＭＥＭに対してデータの書き込み処理または読
み出し処理の要求を行っているかを判定する（図７のＳ
１４）。中央処理装置ＣＰＵからの書き込み処理または
読み出し処理の要求がなければ、再び、ステップＳ１３
に戻る。

【００４３】中央処理装置ＣＰＵからの書き込み処理ま
たは読み出し処理の要求があれば、その中央処理装置Ｃ
ＰＵがアクセスしているメモリＭＥＭのアドレスがレジ
スタＭＡＤＤＲに現在保持されているアドレスと、その
アドレスにレジスタＣＮＴに現在保持している値を加え
たアドレスとの範囲内にあるかどうか判定する（図７の
Ｓ１５）。

【００４４】中央処理装置ＣＰＵがアクセスしているメ
モリＭＥＭのアドレスが上記アドレス範囲内にない場合
には、中央処理装置ＣＰＵに対してアクセス終了信号Ａ
ＣＫを送信し（図７のＳ１７）、ステップＳ１３に戻
る。デバイスＤＥＶがアクセスしているメモリＭＥＭの
アドレスが上記アドレス範囲内にある場合には中央処理
装置ＣＰＵに対して割り込みを行いステップＳ１３に戻
る。または、アクセス終了信号ＡＣＫを返さずに、中央
処理装置ＣＰＵをホールドする（図７のＳ１６）。

【００４５】また、デバイスＤＥＶからＤＭＡコントロ
ーラーＤＭＡＣ内のシーケンサＳＥＱに対してデータ読
み出し可能信号ＲＥＱが送信された場合には、シーケン
サＳＥＱはデバイスＤＥＶに対して、デバイスＤＥＶに
対するアクセス信号ＳＥＬ、読み出し信号ＲＷを送信
し、メモリＭＥＭに対して、メモリＭＥＭに対するアク
セス信号ＭＳＬ、書き込み信号ＭＲＷを送信する。ま
た、レジスタＭＡＤＤＲに保持されているアドレスでメ
モリＭＥＭにデータを書き込むアドレスを指定し、デバ
イスＤＥＶの指定されたアドレスからデータを読み出
し、メモリＭＥＭにデータを転送する（図７のＳ１
８）。

【００４６】レジスタＭＡＤＤＲで指定されたメモリＭ
ＥＭのアドレスに格納されているデータの転送が終わる
と、シーケンサＳＥＱはレジスタＭＡＤＤＲで保持して
いるアドレスをカウントアップし、レジスタＣＮＴで保
持している転送データカウント数をカウントダウンする
（図７のＳ１９）。その後、メモリＭＥＭからＤＭＡコ
ントローラーＤＭＡＣのシーケンサＳＥＱに対して、メ
モリアクセスが完了したことを示す信号ＲＤＹが送信さ
れる（図７のＳ２０）。

【００４７】上記のステップＳ１３〜Ｓ２１をレジスタ
ＣＮＴが０になるまで続ける。レジスタＣＮＴが０にな
ると、再び、ＤＭＡ起動待機状態に戻る（図７のＳ２
１）。本実施例では、図５に示すシステム構成を用いて
説明したが、図８（ａ）に示すように、ＤＭＡコントロ
ーラーＤＭＡＣとデバイスＤＥＶを直結して、バスの衝
突を少なくするシステム構成や、同図（ｂ）に示すよう
に、ＤＭＡコントローラーＤＭＡＣと中央処理装置ＣＰ
Ｕを直結して、中央処理装置ＣＰＵが出力するアドレス
を監視し、受信中のメッセージに対するアクセスを可能
とするシステム構成をとってもよい。

【００４８】さらに、以下に他の実施例について説明を
行うが、いずれの実施例においてもアドレスバスおよび
データバスは３２ビットとする。次に第２の実施例につ
いて説明する。図２は第２の実施例を示す図である。第
２の実施例では、デコーダＤＥＣは中央処理装置ＣＰＵ
から送信されるアドレス信号ａ〔３１：０〕のうちのア
ドレス信号ａ〔３１：２８〕をデコードし、レジスタＭ
ＡＤＤＲはアドレス信号ａ〔２７：０〕を保持し、レジ
スタＣＮＴはデータ信号ｄ〔３１：０〕を保持するよう
に構成する。

【００４９】次に第３の実施例について説明する。図３
は第３の実施例を示す図である。第３の実施例では、デ
コーダＤＥＣは中央処理装置ＣＰＵから送信されるアド
レス信号ａ〔３１：０〕のうちのアドレス信号ａ〔３
１：２８〕をデコードし、レジスタＣＮＴはデータ信号
ａ〔２７：０〕を保持し、レジスタＭＡＤＤＲはデータ
信号ｄ〔３１：０〕を保持するように構成する。

【００５０】図４は第４の実施例を示す図である。第４
の実施例では、デコーダＤＥＣは中央処理装置ＣＰＵか
ら送信されるアドレス信号ａ〔３１：０〕をデコード
し、レジスタＭＡＤＤＲはデータ信号ｄ〔３１：０〕の
うちのデータ信号ｄ〔３１：１０〕を保持し、レジスタ
ＣＮＴはデータ信号ａ〔９：０〕を保持するように構成
する。

【００５１】第２、第３、第４のいずれの実施例におい
ても、デコーダＤＥＣによるデコードした結果が、ＤＭ
Ａ起動コマンドであれば、レジスタＭＡＤＤＲへのメモ
リＭＥＭにアクセスする際のスタートアドレスの設定、
レジスタＣＮＴへの転送データカウント数の設定が終了
すると、そのＤＭＡ起動コマンドの内容（送信ＤＭＡま
たは受信ＤＭＡ）に応じて、前記第１の実施例の説明に
使用した図６または図７のフローチャートに基づいて、
ＤＭＡ起動およびＤＭＡによるデータ転送が行われる。

【００５２】各実施例において、デコーダＤＥＣによる
デコード、レジスタＭＡＤＤＲおよびレジスタＣＮＴに
保持するアドレス信号またはデータ信号の範囲は上記に
限ったものではない。また、図６に示した送信ＤＭＡの
フローチャートのステップＳ３に、図７に示した受信Ｄ
ＭＡのフローチャートのステップＳ１４〜Ｓ１６のアド
レス範囲検査処理を付加する。

【００５３】上記により、送信ＤＭＡにおいて、既にデ
バイスＤＥＶからデータが送信されたメモリＭＥＭのア
ドレスの部分に対して、他のデータの書き込みを許可す
るようにできる。さらに、図７に示した受信ＤＭＡのフ
ローチャートのステップＳ７によって、レジスタＣＮＴ
の値が０になった後に、シーケンサＳＥＱから中央処理
装置ＣＰＵに対してアクセス終了信号ＡＣＫを送信する
ことにより、全てのデータが受信されるまで中央処理装
置ＣＰＵの動作を停止させるようにすることもできる。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ起動の際に必要とされるレジスタへのデータ設定
が簡素化され、ＤＭＡ起動の高速化が図れるため、少量
のデータ転送に対してもＤＭＡが有効に利用できる。

【図面の簡単な説明】

【図１】本発明の第１の原理図兼実施例図である。

【図２】本発明の第２の原理図兼実施例図である。

【図３】本発明の第３の原理図兼実施例図である。

【図４】本発明の第４の原理図兼実施例図である。

【図５】本発明によるＤＭＡ転送のためのシステム構成
図である。

【図６】送信ＤＭＡのフローチャートである。

【図７】受信ＤＭＡのフローチャートである。

【図８】他のシステム構成を示す図であり、同図（ａ）
はＤＥＶとＤＭＡＣを直結したシステム構成を示す図で
あり、同図（ｂ）はＣＰＵとＤＭＡＣを直結したシステ
ム構成を示す図である。

【図９】従来例を示す図である。

【符号の説明】 ＤＭＡＣ，ＤＭＡＣ’ ＤＭＡコントローラー ＤＥＣ，ＤＥＣ’ デコーダ ＭＡＤＤＲ，ＭＡＤＤＲ’，ＣＮＴ，ＣＮＴ’ レジス
タ ＣＰＵ 中央処理装置 ＭＥＭ メモリ ＤＥＶ デバイス ＢＵＳ バス

Claims (7)

【特許請求の範囲】
1. 【請求項１】 少なくとも中央処理装置（ＣＰＵ）とア
   ドレスバスで接続され、該中央処理装置（ＣＰＵ）を介
   さずメモリ（ＭＥＭ）とデバイス（ＤＥＶ）間でのＤＭ
   Ａ転送を制御するためのＤＭＡ制御装置において、 前記アドレスバスにより送信される前記中央処理装置
   （ＣＰＵ）からのアドレス信号をＤＭＡ起動命令、メモ
   リ（ＭＥＭ）のアドレス指定およびデータ転送量とする
   ことを特徴とするＤＭＡ制御装置。
2. 【請求項２】 少なくとも中央処理装置（ＣＰＵ）とア
   ドレスバスおよびデータバスで接続され、該中央処理装
   置（ＣＰＵ）を介さずメモリ（ＭＥＭ）とデバイス（Ｄ
   ＥＶ）間でのＤＭＡ転送を制御するためのＤＭＡ制御装
   置において、 前記アドレスバスにより送信される前記中央処理装置
   （ＣＰＵ）からのアドレス信号をＤＭＡ起動命令および
   メモリ（ＭＥＭ）のアドレス指定とし、 前記データバスにより送信される該中央処理装置（ＣＰ
   Ｕ）からのデータ信号をデータ転送量とすることを特徴
   とするＤＭＡ制御装置。
3. 【請求項３】 少なくとも中央処理装置（ＣＰＵ）とア
   ドレスバスおよびデータバスで接続され、該中央処理装
   置（ＣＰＵ）を介さずメモリ（ＭＥＭ）とデバイス（Ｄ
   ＥＶ）間でのＤＭＡ転送を制御するためのＤＭＡ制御装
   置において、 前記アドレスバスにより送信される前記中央処理装置
   （ＣＰＵ）からのアドレス信号をＤＭＡ起動命令および
   データ転送量とし、 前記データバスにより送信される該中央処理装置（ＣＰ
   Ｕ）からのデータ信号をメモリ（ＭＥＭ）のアドレス指
   定とすることを特徴とするＤＭＡ制御装置。
4. 【請求項４】 少なくとも中央処理装置（ＣＰＵ）とア
   ドレスバスおよびデータバスで接続され、該中央処理装
   置（ＣＰＵ）を介さずメモリ（ＭＥＭ）とデバイス（Ｄ
   ＥＶ）間でのＤＭＡ転送を制御するためのＤＭＡ制御装
   置において、 前記アドレスバスにより送信される前記中央処理装置
   （ＣＰＵ）からのアドレス信号をＤＭＡ起動命令とし、 前記データバスにより送信される該中央処理装置（ＣＰ
   Ｕ）からのデータ信号をメモリ（ＭＥＭ）のアドレス指
   定およびデータ転送量とすることを特徴とするＤＭＡ制
   御装置。
5. 【請求項５】 メモリ（ＭＥＭ）とデバイス（ＤＥＶ）
   との間のデータ転送を制御および監視するシーケンサ
   （ＳＥＱ）を有し、 該シーケンサ（ＳＥＱ）によって、メモリ（ＭＥＭ）か
   らデバイス（ＤＥＶ）にデータ転送が終了していないメ
   モリ（ＭＥＭ）のアドレスを参照不可とするように構成
   したことを特徴とする前記請求項１乃至請求項４のいず
   れかに記載のＤＭＡ制御装置。
6. 【請求項６】 前記シーケンサ（ＳＥＱ）によって、デ
   バイス（ＤＥＶ）からメモリ（ＭＥＭ）にデータ転送が
   行われていないメモリ（ＭＥＭ）のアドレスを参照不可
   とするように構成したことを特徴とする前記請求項１乃
   至請求項５のいずれかに記載のＤＭＡ制御装置。
7. 【請求項７】 データ転送が終了していないメモリ（Ｍ
   ＥＭ）のアドレスに対する中央処理装置（ＣＰＵ）のア
   クセスがあった場合には、前記シーケンサ（ＳＥＱ）に
   よって、データ転送終了まで中央処理装置（ＣＰＵ）の
   動作を停止させるように構成したことを特徴とする前記
   請求項１乃至請求項６のいずれかに記載のＤＭＡ制御装
   置。