JPH1141297A - プログラマブルシーケンサーを使用したｄｍａコントローラ - Google Patents
プログラマブルシーケンサーを使用したｄｍａコントローラInfo
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- JPH1141297A JPH1141297A JP9196243A JP19624397A JPH1141297A JP H1141297 A JPH1141297 A JP H1141297A JP 9196243 A JP9196243 A JP 9196243A JP 19624397 A JP19624397 A JP 19624397A JP H1141297 A JPH1141297 A JP H1141297A
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- microprocessor
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Abstract
(57)【要約】 （修正有）
【課題】 従来のＤＭＡコントローラは、複雑なリスト
方式やテーブル方式のランダムシーケンサーを使用して
製作されていたために、開発期間が長く、又論理修正や
設計変更の対応に多大の時間がかかり、多大の経費を必
要とした。 【解決手段】 マイクロプロセッサのサブ命令セットを
備えるスレーブ型シーケンサーを使用してＤＭＡを構成
し、プログラマブルシーケンサーの制御を行なうマイク
ロプロセッサとマイクロプロセッサで制御されるＤＭＡ
コントロールレジスタを使用し、ＤＭＡコントロールレ
ジスタによりその動作が制御されるプログラマブルシー
ケンサーにより、データの読み込みと読みだしの行われ
るメインメモリとそれぞれメモリを持った複数の機能ブ
ロックのメモリの間でＤＭＡを行うように制御するもの
で、マイクロプロセッサとプログラマブルシーケンサー
との交信を、ＤＭＡコントロールレジスタとデュアルポ
ート・メモリを使用して行なう。
方式やテーブル方式のランダムシーケンサーを使用して
製作されていたために、開発期間が長く、又論理修正や
設計変更の対応に多大の時間がかかり、多大の経費を必
要とした。 【解決手段】 マイクロプロセッサのサブ命令セットを
備えるスレーブ型シーケンサーを使用してＤＭＡを構成
し、プログラマブルシーケンサーの制御を行なうマイク
ロプロセッサとマイクロプロセッサで制御されるＤＭＡ
コントロールレジスタを使用し、ＤＭＡコントロールレ
ジスタによりその動作が制御されるプログラマブルシー
ケンサーにより、データの読み込みと読みだしの行われ
るメインメモリとそれぞれメモリを持った複数の機能ブ
ロックのメモリの間でＤＭＡを行うように制御するもの
で、マイクロプロセッサとプログラマブルシーケンサー
との交信を、ＤＭＡコントロールレジスタとデュアルポ
ート・メモリを使用して行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラム可能な
スレーブ型プログラマブルシーケンサーを使用したＤＭ
Ａコントローラに関する。本発明のＤＭＡコントローラ
は、マイクロプロセッサによりプログラマブルシーケン
サーを制御することにより、高機能のＤＭＡコントロー
ラを容易に実現出来るようにしたものである。
スレーブ型プログラマブルシーケンサーを使用したＤＭ
Ａコントローラに関する。本発明のＤＭＡコントローラ
は、マイクロプロセッサによりプログラマブルシーケン
サーを制御することにより、高機能のＤＭＡコントロー
ラを容易に実現出来るようにしたものである。
【０００２】
【発明が解決しようとする課題】ＩＳＤＮのターミナル
アダプタ等においては、音声電話、コンピュータなどの
Ｖインターフェイス又はＸインターフェイスの通信機器
をＩＳＤＮに接続するためには従来の規格をＩＳＤＮの
規格に変換し、ＩＳＤＮの通信網との通信を制御するた
めに、各種のインターフェイスのデータブロックとＩＳ
ＤＮの通信網との間のデータの伝送を行なうためにＤＭ
Ａコントローラが使用されている。従来は、このような
用途に使用されるＤＭＡコントローラは、複雑なリスト
方式やテーブル方式のランダムシーケンサーを使用して
製作されていた。このため、従来のＤＭＡコントローラ
は開発期間が膨大にかかり、又論理修正や設計変更の対
応に多大の時間が必要になために、そのコストも大とな
る問題があった。
アダプタ等においては、音声電話、コンピュータなどの
Ｖインターフェイス又はＸインターフェイスの通信機器
をＩＳＤＮに接続するためには従来の規格をＩＳＤＮの
規格に変換し、ＩＳＤＮの通信網との通信を制御するた
めに、各種のインターフェイスのデータブロックとＩＳ
ＤＮの通信網との間のデータの伝送を行なうためにＤＭ
Ａコントローラが使用されている。従来は、このような
用途に使用されるＤＭＡコントローラは、複雑なリスト
方式やテーブル方式のランダムシーケンサーを使用して
製作されていた。このため、従来のＤＭＡコントローラ
は開発期間が膨大にかかり、又論理修正や設計変更の対
応に多大の時間が必要になために、そのコストも大とな
る問題があった。
【０００３】
【課題を解決するための手段】本発明は、マイクロプロ
セッサのサブ命令セットを備えるスレーブ型シーケンサ
ー使用してＤＭＡを構成し、プログラマブルシーケンサ
ーの制御を行なうマイクロプロセッサとマイクロプロセ
ッサにより制御されるＤＭＡコントロールレジスタを使
用し、ＤＭＡコントロールレジスタによりその動作が制
御されるプログラマブルシーケンサーにより、データの
読み込みと読みだしの行われるメインメモリとそれぞれ
メモリを持った複数の機能ブロックのメモリの間でＤＭ
Ａを行うように制御するようにしたもので、マイクロプ
ロセッサとプログラマブルシーケンサーとの交信を、Ｄ
ＭＡコントロールレジスタとデュアルポート・メモリを
使用して行なうようにして高機能のＤＭＡコントローラ
を容易に実現したものである。これにより、メインメモ
リーの周辺に各種の機能デバイスを配置すれば、どのよ
うな周辺デバイスにも対応できるＤＭＡコントローラが
構成出来る。
セッサのサブ命令セットを備えるスレーブ型シーケンサ
ー使用してＤＭＡを構成し、プログラマブルシーケンサ
ーの制御を行なうマイクロプロセッサとマイクロプロセ
ッサにより制御されるＤＭＡコントロールレジスタを使
用し、ＤＭＡコントロールレジスタによりその動作が制
御されるプログラマブルシーケンサーにより、データの
読み込みと読みだしの行われるメインメモリとそれぞれ
メモリを持った複数の機能ブロックのメモリの間でＤＭ
Ａを行うように制御するようにしたもので、マイクロプ
ロセッサとプログラマブルシーケンサーとの交信を、Ｄ
ＭＡコントロールレジスタとデュアルポート・メモリを
使用して行なうようにして高機能のＤＭＡコントローラ
を容易に実現したものである。これにより、メインメモ
リーの周辺に各種の機能デバイスを配置すれば、どのよ
うな周辺デバイスにも対応できるＤＭＡコントローラが
構成出来る。
【０００４】
【実施例】図１は、本発明のプログラマブルシーケンサ
ーを使用したＤＭＡコントローラの構成を示すブロック
線図である。図１において、ＣＰＵはマイクロプロセッ
サである。ＰＳＱはプログラマブルシーケンサーで、マ
イクロプロセッサＣＰＵにより制御され、内部メモリの
ＲＯＭとＲＡＭを持っている。ＭＥＯはＤＲＡＭ又はＳ
ＲＡＭのメインメモリである。ＭＥＣはメモリコントロ
ーラでメインメモリＭＥＯのデータの読み込み、読出し
を制御する。ＤＣＲはＤＭＡコントロールレジスタで、
プログラマブルシーケンサーＰＳＱの制御を行なう。Ｄ
ＰＭはデュアルポートメモリで、マイクロプロセッサＣ
ＰＵとプログラマブルシーケンサーＰＳＱの双方からア
クセスが可能である。ＰＢｕｓはマイクロプロセッサＣ
ＰＵと情報のやり取りを行なうデータバスである。ＳＢ
ｕｓはプログラマブルシーケンサーＰＳＱと情報のやり
取りを行なうデータバスである。
ーを使用したＤＭＡコントローラの構成を示すブロック
線図である。図１において、ＣＰＵはマイクロプロセッ
サである。ＰＳＱはプログラマブルシーケンサーで、マ
イクロプロセッサＣＰＵにより制御され、内部メモリの
ＲＯＭとＲＡＭを持っている。ＭＥＯはＤＲＡＭ又はＳ
ＲＡＭのメインメモリである。ＭＥＣはメモリコントロ
ーラでメインメモリＭＥＯのデータの読み込み、読出し
を制御する。ＤＣＲはＤＭＡコントロールレジスタで、
プログラマブルシーケンサーＰＳＱの制御を行なう。Ｄ
ＰＭはデュアルポートメモリで、マイクロプロセッサＣ
ＰＵとプログラマブルシーケンサーＰＳＱの双方からア
クセスが可能である。ＰＢｕｓはマイクロプロセッサＣ
ＰＵと情報のやり取りを行なうデータバスである。ＳＢ
ｕｓはプログラマブルシーケンサーＰＳＱと情報のやり
取りを行なうデータバスである。
【０００５】ＰＢＫは複数の機能ブロックで、それぞれ
の機能ブロックごとにメモリーＦＩＦＯを持っており、
メインメモリＭＥＯとの間でＤＭＡが行われる。マイク
ロプロセッサＣＰＵはデータバスＰＢｕｓを介してメモ
リコントローラＭＥＣ、ＤＭＡコントロールレジスタＤ
ＣＲ及びデュアルポートメモリＤＰＭに接続されてい
る。プログラマブルシーケンサーＰＳＱはデータバスＳ
Ｂｕｓを介してメモリコントローラＭＥＣ、ＤＭＡコン
トロールレジスタＤＣＲ、デュアルポートメモリＤＰＭ
及び複数の機能ブロックＰＢＫに接続されている。メモ
リコントローラＭＥＣはメインメモリＭＥＯに接続され
ている。マイクロプロセッサＣＰＵ、プログラマブルシ
ーケンサーＰＳＱ、メモリコントローラＭＥＣ、ＤＭＡ
コントロールレジスタＤＣＲ、デュアルポートメモリＤ
ＰＭ、データバスＰｂｕｓ，ＳＢｕｓ、複数の機能ブロ
ックＰＢＫは一つのＩＳＤＮ用ＬＳＩのＩＣの中に設け
られている。
の機能ブロックごとにメモリーＦＩＦＯを持っており、
メインメモリＭＥＯとの間でＤＭＡが行われる。マイク
ロプロセッサＣＰＵはデータバスＰＢｕｓを介してメモ
リコントローラＭＥＣ、ＤＭＡコントロールレジスタＤ
ＣＲ及びデュアルポートメモリＤＰＭに接続されてい
る。プログラマブルシーケンサーＰＳＱはデータバスＳ
Ｂｕｓを介してメモリコントローラＭＥＣ、ＤＭＡコン
トロールレジスタＤＣＲ、デュアルポートメモリＤＰＭ
及び複数の機能ブロックＰＢＫに接続されている。メモ
リコントローラＭＥＣはメインメモリＭＥＯに接続され
ている。マイクロプロセッサＣＰＵ、プログラマブルシ
ーケンサーＰＳＱ、メモリコントローラＭＥＣ、ＤＭＡ
コントロールレジスタＤＣＲ、デュアルポートメモリＤ
ＰＭ、データバスＰｂｕｓ，ＳＢｕｓ、複数の機能ブロ
ックＰＢＫは一つのＩＳＤＮ用ＬＳＩのＩＣの中に設け
られている。
【０００６】複数の機能ブロックＰＢＫの構成の一例を
図２に示す。複数の機能ブロックＰＢＫは、図２に示す
ように、ＩＳＤＮ用ＬＳＩのインターフェイスの各種の
機能ブロックである。各種の機能ブロックはハイレベル
データリンク制御回路の機能を持つＨＤＬＣブロック、
ＰＨＳの信号を処理するＰＨＳインターネットフォーラ
ムスタンダードの機能を持つＰＩＡＦＳブロック、音声
データ等の即時性を持ったデータを処理するトランスペ
アレントの機能を持つＴｒａｎｓｐａｒｅｎｔブロック
等である。ハイレベルデータリンク制御回路のＨＤＬＣ
ブロック、ＰＨＳインターネットフォーラムスタンダー
ドのＰＩＡＦＳブロック、トランスペアレントのＴｒａ
ｎｓｐａｒｅｎｔブロックはデータバスを介してＩＳＤ
ＮのＬｙｅｒ１のブロックＬＹ１と接続されている。Ｉ
ＳＤＮ用ＬＳＩのマイクロプロセッサＣＰＵは、ＤＭＡ
コントロールレジスタＤＣＲ及びデュアルポートメモリ
ＤＰＭを介してプログラマブルシーケンサーＰＳＱの動
作を制御し、プログラマブルシーケンサーＰＳＱは、複
数の機能ブロックＰＢＫのそれぞれの機能ブロックごと
にメモリーＦＩＦＯと、メインメモリＭＥＯとの間のＤ
ＭＡを制御する。
図２に示す。複数の機能ブロックＰＢＫは、図２に示す
ように、ＩＳＤＮ用ＬＳＩのインターフェイスの各種の
機能ブロックである。各種の機能ブロックはハイレベル
データリンク制御回路の機能を持つＨＤＬＣブロック、
ＰＨＳの信号を処理するＰＨＳインターネットフォーラ
ムスタンダードの機能を持つＰＩＡＦＳブロック、音声
データ等の即時性を持ったデータを処理するトランスペ
アレントの機能を持つＴｒａｎｓｐａｒｅｎｔブロック
等である。ハイレベルデータリンク制御回路のＨＤＬＣ
ブロック、ＰＨＳインターネットフォーラムスタンダー
ドのＰＩＡＦＳブロック、トランスペアレントのＴｒａ
ｎｓｐａｒｅｎｔブロックはデータバスを介してＩＳＤ
ＮのＬｙｅｒ１のブロックＬＹ１と接続されている。Ｉ
ＳＤＮ用ＬＳＩのマイクロプロセッサＣＰＵは、ＤＭＡ
コントロールレジスタＤＣＲ及びデュアルポートメモリ
ＤＰＭを介してプログラマブルシーケンサーＰＳＱの動
作を制御し、プログラマブルシーケンサーＰＳＱは、複
数の機能ブロックＰＢＫのそれぞれの機能ブロックごと
にメモリーＦＩＦＯと、メインメモリＭＥＯとの間のＤ
ＭＡを制御する。
【０００７】このように構成された本発明のプログラマ
ブルシーケンサーを使用したＤＭＡコントローラの動作
を説明すると次の通りである。図１の実施例では、ＩＳ
ＤＮ用ＬＳＩにおいてＤＭＡのシーケンサーを実現して
いる。マイクロプロセッサＣＰＵはＤＭＡコントロール
レジスタＤＣＲを用いて、プログラマブルシーケンサー
ＰＳＱに対してＤＭＡの起動／停止を要求できる。マイ
クロプロセッサＣＰＵは、送受信ディスクリプタを用意
し、デュアルポートメモリＤＰＭにマッピングされた、
図５に示す送受信ＤＭＡコントロールレジスタに初期設
定を行なう。プログラマブルシーケンサーＰＳＱはこれ
らのディスクリプタおよびＤＭＡコントロールレジスタ
ＤＣＲの設定に従いＤＭＡを実行する。
ブルシーケンサーを使用したＤＭＡコントローラの動作
を説明すると次の通りである。図１の実施例では、ＩＳ
ＤＮ用ＬＳＩにおいてＤＭＡのシーケンサーを実現して
いる。マイクロプロセッサＣＰＵはＤＭＡコントロール
レジスタＤＣＲを用いて、プログラマブルシーケンサー
ＰＳＱに対してＤＭＡの起動／停止を要求できる。マイ
クロプロセッサＣＰＵは、送受信ディスクリプタを用意
し、デュアルポートメモリＤＰＭにマッピングされた、
図５に示す送受信ＤＭＡコントロールレジスタに初期設
定を行なう。プログラマブルシーケンサーＰＳＱはこれ
らのディスクリプタおよびＤＭＡコントロールレジスタ
ＤＣＲの設定に従いＤＭＡを実行する。
【０００８】ＤＭＡ開始／停止はマイクロプロセッサＣ
ＰＵからプログラマブルシーケンサーＰＳＱへ割り込み
を発生させて知らせる。又、ＤＭＡの終了は、プログラ
マブルシーケンサーＰＳＱからマイクロプロセッサへ割
り込みを発生させて知らせる。ＤＭＡコントロールレジ
スタＤＣＲは、マイクロプロセッサＣＰＵのマイクロプ
ログラムによりその内容が設定されるレジスタで、その
設定の内容に応じて、プログラマブルシーケンサーＰＳ
Ｑが、ハイレベルデータリンク制御回路のＨＤＬＣブロ
ック、ＰＨＳインターネットフォーラムスタンダードの
ＰＩＡＦＳブロック、トランスペアレントのＴｒａｎｓ
ｐａｒｅｎｔブロック等のメモリＦＩＦＯが、メインメ
モリＭＥＯとの間のＤＭＡを行なうようにしている。
ＰＵからプログラマブルシーケンサーＰＳＱへ割り込み
を発生させて知らせる。又、ＤＭＡの終了は、プログラ
マブルシーケンサーＰＳＱからマイクロプロセッサへ割
り込みを発生させて知らせる。ＤＭＡコントロールレジ
スタＤＣＲは、マイクロプロセッサＣＰＵのマイクロプ
ログラムによりその内容が設定されるレジスタで、その
設定の内容に応じて、プログラマブルシーケンサーＰＳ
Ｑが、ハイレベルデータリンク制御回路のＨＤＬＣブロ
ック、ＰＨＳインターネットフォーラムスタンダードの
ＰＩＡＦＳブロック、トランスペアレントのＴｒａｎｓ
ｐａｒｅｎｔブロック等のメモリＦＩＦＯが、メインメ
モリＭＥＯとの間のＤＭＡを行なうようにしている。
【０００９】プログラマブルシーケンサーＰＳＱを制御
する制御レジスタの構成を図３に示す。図３において、
ｂｉｔＡ、ｂｉｔＢは制御レジスタの各ビットで、制御
レジスタのｂｉｔＡはプログラマブルシーケンサーＰＳ
Ｑ動作を制御するビットで、このビットが１になるとプ
ログラマブルシーケンサーＰＳＱが動作し、０になると
動作を停止する。ｂｉｔＢはプログラマブルシーケンサ
ーＰＳＱが実行するプログラムのモードを決めるビット
で、このビットが０になると通常モードになり、内蔵Ｒ
ＯＭのプログラムを実行し、又、このビットが１になる
と内蔵ＲＡＭモードになり、内蔵ＲＡＭにロードされて
いるプログラムを実行する。このため、プログラマブル
シーケンサーＰＳＱのプログラムの変更、修正等は内蔵
ＲＡＭにロードするプログラムを変更することにより容
易に実行される。
する制御レジスタの構成を図３に示す。図３において、
ｂｉｔＡ、ｂｉｔＢは制御レジスタの各ビットで、制御
レジスタのｂｉｔＡはプログラマブルシーケンサーＰＳ
Ｑ動作を制御するビットで、このビットが１になるとプ
ログラマブルシーケンサーＰＳＱが動作し、０になると
動作を停止する。ｂｉｔＢはプログラマブルシーケンサ
ーＰＳＱが実行するプログラムのモードを決めるビット
で、このビットが０になると通常モードになり、内蔵Ｒ
ＯＭのプログラムを実行し、又、このビットが１になる
と内蔵ＲＡＭモードになり、内蔵ＲＡＭにロードされて
いるプログラムを実行する。このため、プログラマブル
シーケンサーＰＳＱのプログラムの変更、修正等は内蔵
ＲＡＭにロードするプログラムを変更することにより容
易に実行される。
【００１０】ＤＭＡコントロールレジスタＤＣＲに従っ
てプログラマブルシーケンサーＰＳＱの制御レジスタに
より指定されたＲＯＭ又はＲＡＭのプログラムが動作さ
れ、各機能ブロックＰＢＫとメインメモリＭＥＯとの間
で、送信データのＤＭＡ転送と受信データのＤＭＡ転送
が行われる。ＤＭＡコントロールレジスタＤＣＲの内容
を図４に示す。図４に示すように、ＤＭＡコントロール
レジスタＤＣＲは、１のＤＭＡスタートレジスタ、２の
ＤＭＡランレジスタ、３のＤＭＡイベントレジスタ、４
のＤＭＡ割り込みマスクレジスタ、５のＤＭＡストップ
レジスタ、６のＤＭＡ割り込み優先レジスタにより構成
されている。
てプログラマブルシーケンサーＰＳＱの制御レジスタに
より指定されたＲＯＭ又はＲＡＭのプログラムが動作さ
れ、各機能ブロックＰＢＫとメインメモリＭＥＯとの間
で、送信データのＤＭＡ転送と受信データのＤＭＡ転送
が行われる。ＤＭＡコントロールレジスタＤＣＲの内容
を図４に示す。図４に示すように、ＤＭＡコントロール
レジスタＤＣＲは、１のＤＭＡスタートレジスタ、２の
ＤＭＡランレジスタ、３のＤＭＡイベントレジスタ、４
のＤＭＡ割り込みマスクレジスタ、５のＤＭＡストップ
レジスタ、６のＤＭＡ割り込み優先レジスタにより構成
されている。
【００１１】これらのＤＭＡコントロールレジスタＤＣ
Ｒは、各機能ブロックに対するＤＭＡの条件の設定され
るレジスタであり、その具体的な制御の内容は下記の通
りである。 ＤＭＡコントロールレジスタＤＣＲの制御内容 １．ＤＭＡスタートレジスタ マイクロプロセッサＣＰＵがＤＭＡスタートレジスタの
特定のビットに１を書き込むことにより、特定のビット
にに対応する機能ブロックのＤＭＡの起動をプログラマ
ブルシーケンサーに要求する。 ２．ＤＭＡランレジスタ 機能ブロックのＤＭＡの起動の状態が登録されるレジス
タで、特定のビットにに対応するブロックのＤＭＡの起
動されラン状態にある場合、そのビットはプログラマブ
ルシーケンサーにより１にセットされ、ＤＭＡが終了す
ると０にリセットされる。各ブロックのＤＭＡの起動状
態が示される。
Ｒは、各機能ブロックに対するＤＭＡの条件の設定され
るレジスタであり、その具体的な制御の内容は下記の通
りである。 ＤＭＡコントロールレジスタＤＣＲの制御内容 １．ＤＭＡスタートレジスタ マイクロプロセッサＣＰＵがＤＭＡスタートレジスタの
特定のビットに１を書き込むことにより、特定のビット
にに対応する機能ブロックのＤＭＡの起動をプログラマ
ブルシーケンサーに要求する。 ２．ＤＭＡランレジスタ 機能ブロックのＤＭＡの起動の状態が登録されるレジス
タで、特定のビットにに対応するブロックのＤＭＡの起
動されラン状態にある場合、そのビットはプログラマブ
ルシーケンサーにより１にセットされ、ＤＭＡが終了す
ると０にリセットされる。各ブロックのＤＭＡの起動状
態が示される。
【００１２】３．ＤＭＡイベントレジスタ 特定のビットに対応するブロックのＤＭＡの中断を含む
フレーム送受信ＤＭＡ終了後、セットされる。 ４．ＤＭＡ割り込みマスクレジスタ 特定のビットに対応するブロックのＤＭＡイベントレジ
スタのビットが１の場合にマイクロプロセッサＣＰＵに
対して割り込みを発生する。 ５．ＤＭＡストップレジスタ マイクロプロセッサＣＰＵが特定のビットに１を書き込
むことにより、対応する機能ブロックのＤＭＡの中止を
プログラマブルシーケンサーに要求する。 ６．ＤＭＡ割り込み優先レジスタ 各機能ブロックの割り込みが登録され、同時に複数の割
り込みが発生した場合、レジスタの値の小さい方がプラ
イオリティが高い。これらの各種のレジスタを使用して
マイクロプロセッサＣＰＵはＤＭＡの開始／停止、及び
割り込み等の指示をプログラマブルシーケンサーに行な
う。
フレーム送受信ＤＭＡ終了後、セットされる。 ４．ＤＭＡ割り込みマスクレジスタ 特定のビットに対応するブロックのＤＭＡイベントレジ
スタのビットが１の場合にマイクロプロセッサＣＰＵに
対して割り込みを発生する。 ５．ＤＭＡストップレジスタ マイクロプロセッサＣＰＵが特定のビットに１を書き込
むことにより、対応する機能ブロックのＤＭＡの中止を
プログラマブルシーケンサーに要求する。 ６．ＤＭＡ割り込み優先レジスタ 各機能ブロックの割り込みが登録され、同時に複数の割
り込みが発生した場合、レジスタの値の小さい方がプラ
イオリティが高い。これらの各種のレジスタを使用して
マイクロプロセッサＣＰＵはＤＭＡの開始／停止、及び
割り込み等の指示をプログラマブルシーケンサーに行な
う。
【００１３】ＤＭＡはメインメモリから各機能ブロック
のメモリへデータを転送する送信ＤＭＡコントローラ
と、各機能ブロックのメモリからメインメモリへデータ
を転送する受信ＤＭＡコントローラの二つの機能で構成
されている。送信ＤＭＡコントローラと受信ＤＭＡコン
トローラはデュアルポートメモリＤＰＭにマッピングさ
れた各種の送受信ＤＭＡのコントロール機能を実行する
レジスタとカウンタにより構成されている。マイクロプ
ロセッサＣＰＵにより、送信ＤＭＡコントローラと受信
ＤＭＡコントローラの各種のレジスタとカウンタの初期
設定が行なわれ、プログラマブルシーケンサーはこれら
のディスクリプタ及びコントロールレジスタに従いＤＭ
Ａを実行する。
のメモリへデータを転送する送信ＤＭＡコントローラ
と、各機能ブロックのメモリからメインメモリへデータ
を転送する受信ＤＭＡコントローラの二つの機能で構成
されている。送信ＤＭＡコントローラと受信ＤＭＡコン
トローラはデュアルポートメモリＤＰＭにマッピングさ
れた各種の送受信ＤＭＡのコントロール機能を実行する
レジスタとカウンタにより構成されている。マイクロプ
ロセッサＣＰＵにより、送信ＤＭＡコントローラと受信
ＤＭＡコントローラの各種のレジスタとカウンタの初期
設定が行なわれ、プログラマブルシーケンサーはこれら
のディスクリプタ及びコントロールレジスタに従いＤＭ
Ａを実行する。
【００１４】送信ＤＭＡコントローラと受信ＤＭＡコン
トローラの内容について図５により説明する。送信ＤＭ
Ａコントローラの各種のレジスタを図５の（ａ）に示
す。図５の（ａ）において、１１は送信コントロール・
ステイタス・レジスタ、１２はモードレジスタ、１３は
送信データ・バイト・カウンタ、１４は送信データ・ア
ドレス・レジスタ、１５は送信ディスクリプタ・先頭ア
ドレス・レジスタ、１６は最大送信ディスクリプタ・カ
ウンタ、１７は送信カレント・ディスクリプタ・カウン
タである。これらの送信ＤＭＡコントローラは送信ＤＭ
Ａコントローラは、メインメモリＭＥＯから周辺の機能
ブロックのメモリへデータを転送するＤＭＡを実行す
る。
トローラの内容について図５により説明する。送信ＤＭ
Ａコントローラの各種のレジスタを図５の（ａ）に示
す。図５の（ａ）において、１１は送信コントロール・
ステイタス・レジスタ、１２はモードレジスタ、１３は
送信データ・バイト・カウンタ、１４は送信データ・ア
ドレス・レジスタ、１５は送信ディスクリプタ・先頭ア
ドレス・レジスタ、１６は最大送信ディスクリプタ・カ
ウンタ、１７は送信カレント・ディスクリプタ・カウン
タである。これらの送信ＤＭＡコントローラは送信ＤＭ
Ａコントローラは、メインメモリＭＥＯから周辺の機能
ブロックのメモリへデータを転送するＤＭＡを実行す
る。
【００１５】その具体的な制御の内容は下記の通りであ
る。 １１．送信コントロール・ステイタス・レジスタ ＤＭＡ開始時にマイクロプロセッサＣＰＵにより、ディ
スクリプタにフレームコンディション（先頭フレーム、
途中フレーム、最終フレーム、単一フレーム、），ディ
スクリプタの設定終了等がセットされる。又、ＤＭＡ終
了時にプログラマブルシーケンサーによりアンダーラン
エラーの発生、送信の中断、送信の完了などのステイタ
スの内容がセットされる。 １２．モードレジスタＤＭＡ開始前にマイクロプロセッ
サＣＰＵにより、通常モード、トランスペア レントモード等のモードの設定が行われ、ＤＭＡ開始時
にプログラマブルシーケンサーのモードがセットされ
る。 １３．送信データ・バイト・カウンタ ＤＭＡ送信するデータのバイト数が示される。ＤＭＡ開
始後、カレントディスクリプタの送信データ・サイズ・
レジスタからプログラマブルシーケンサーがデータを読
みだし、このレジスタにコピーする。ＤＭＡ転送中は書
き込んだ値をカウントダウンし、０になるとカレントデ
イスクリプタを終了する。
る。 １１．送信コントロール・ステイタス・レジスタ ＤＭＡ開始時にマイクロプロセッサＣＰＵにより、ディ
スクリプタにフレームコンディション（先頭フレーム、
途中フレーム、最終フレーム、単一フレーム、），ディ
スクリプタの設定終了等がセットされる。又、ＤＭＡ終
了時にプログラマブルシーケンサーによりアンダーラン
エラーの発生、送信の中断、送信の完了などのステイタ
スの内容がセットされる。 １２．モードレジスタＤＭＡ開始前にマイクロプロセッ
サＣＰＵにより、通常モード、トランスペア レントモード等のモードの設定が行われ、ＤＭＡ開始時
にプログラマブルシーケンサーのモードがセットされ
る。 １３．送信データ・バイト・カウンタ ＤＭＡ送信するデータのバイト数が示される。ＤＭＡ開
始後、カレントディスクリプタの送信データ・サイズ・
レジスタからプログラマブルシーケンサーがデータを読
みだし、このレジスタにコピーする。ＤＭＡ転送中は書
き込んだ値をカウントダウンし、０になるとカレントデ
イスクリプタを終了する。
【００１６】１４．送信データ・アドレス・レジスタ ＤＭＡ送信するデータ領域の先頭アドレスが示される。
ＤＭＡ開始後、カレントディスクリプタの送信バッファ
ー・アドレス・レジスタからプログラマブルシー ケン
サーがデータを読みだし、このレジスタにコピーする。
ＤＭＡ転送中は１ バイト送信ごとにインクリメントす
る。 １５．送信ディスクリプタ・先頭アドレス・レジスタ ディスクリプタテーブルの先頭アドレスが示される。Ｄ
ＭＡ開始前にマイクロプロセッサＣＰＵによりこの値が
セットされる。 １６．最大送信ディスクリプタ・カウンタ ディスクリプタの最大値を示す。ＤＭＡ開始前にマイク
ロプロセッサＣＰＵによりこの値がセットされる。 １７．送信カレント・ディスクリプタ・カウンタ 現在何番目のディスクリプタを参照しているかを管理す
るために使用される。プログラマブルシーケンサーによ
りセットされ、０からスタートしディスクリプタ終了ご
とにインクリメントされる。
ＤＭＡ開始後、カレントディスクリプタの送信バッファ
ー・アドレス・レジスタからプログラマブルシー ケン
サーがデータを読みだし、このレジスタにコピーする。
ＤＭＡ転送中は１ バイト送信ごとにインクリメントす
る。 １５．送信ディスクリプタ・先頭アドレス・レジスタ ディスクリプタテーブルの先頭アドレスが示される。Ｄ
ＭＡ開始前にマイクロプロセッサＣＰＵによりこの値が
セットされる。 １６．最大送信ディスクリプタ・カウンタ ディスクリプタの最大値を示す。ＤＭＡ開始前にマイク
ロプロセッサＣＰＵによりこの値がセットされる。 １７．送信カレント・ディスクリプタ・カウンタ 現在何番目のディスクリプタを参照しているかを管理す
るために使用される。プログラマブルシーケンサーによ
りセットされ、０からスタートしディスクリプタ終了ご
とにインクリメントされる。
【００１７】受信ＤＭＡコントローラの各種のレジスタ
を図５の（ｂ）に示す。図５の（ｂ）において、２１は
受信コントロール・ステイタス・レジスタ、２２は受信
データ・バイト・カウンタ、２３は受信バッファー・サ
イズ・レジスタ、２４は受信フレームサイズ・カウン
タ、２５は受信フレームサイズ・レジスタ、２６は受信
データ・アドレス・レジスタ、２７は受信ディスクリプ
タ・先頭アドレス・レジスタ、２８は最大受信ディスク
リプタ・カウンタ、２９は受信カレント・ディスクリプ
タ・カウンタである。これらの受信ＤＭＡコントローラ
は、周辺の機能ブロックのメモリからメインメモリＭＥ
Ｏへデータを転送するＤＭＡを実行する。
を図５の（ｂ）に示す。図５の（ｂ）において、２１は
受信コントロール・ステイタス・レジスタ、２２は受信
データ・バイト・カウンタ、２３は受信バッファー・サ
イズ・レジスタ、２４は受信フレームサイズ・カウン
タ、２５は受信フレームサイズ・レジスタ、２６は受信
データ・アドレス・レジスタ、２７は受信ディスクリプ
タ・先頭アドレス・レジスタ、２８は最大受信ディスク
リプタ・カウンタ、２９は受信カレント・ディスクリプ
タ・カウンタである。これらの受信ＤＭＡコントローラ
は、周辺の機能ブロックのメモリからメインメモリＭＥ
Ｏへデータを転送するＤＭＡを実行する。
【００１８】その具体的な制御の内容は下記の通りであ
る。 ２１．受信コントロール・ステイタス・レジスタ 端数ビットフレーム受信エラー、長すぎるフレームの受
信、アボード信号検出、ＦＣＳ・エラー発生、オーバラ
ンエラー発生、受信中断、受信完了等のステイタスの内
容をＤＭＡ終了時にプログラマブルシーケンサーがセッ
トする。 ２２．受信データ・バイト・カウンタ ＤＭＡ受信したデータのバイト数が示される。ＤＭＡ転
送中、１バイト受信ごとにカレントアップする。ディス
クリプタ終了時にカレントディスクリプタの受信データ
・サイズ・レジスタにカウント値を書き込む。デイスク
リプタの更新ごとにリセットされる。
る。 ２１．受信コントロール・ステイタス・レジスタ 端数ビットフレーム受信エラー、長すぎるフレームの受
信、アボード信号検出、ＦＣＳ・エラー発生、オーバラ
ンエラー発生、受信中断、受信完了等のステイタスの内
容をＤＭＡ終了時にプログラマブルシーケンサーがセッ
トする。 ２２．受信データ・バイト・カウンタ ＤＭＡ受信したデータのバイト数が示される。ＤＭＡ転
送中、１バイト受信ごとにカレントアップする。ディス
クリプタ終了時にカレントディスクリプタの受信データ
・サイズ・レジスタにカウント値を書き込む。デイスク
リプタの更新ごとにリセットされる。
【００１９】２３．受信バッファー・サイズ・レジスタ 受信バッファーサイズ（バイト数）を示す。ＤＭＡ開始
時にマイクロプロセッサＣ ＰＵにより４の倍数の数の
値がセットされる。 ２４．受信フレームサイズ・カウンタ受信したフレーム
中のバイト数が示される。ＤＭＡ転送中フラグ及びＦＣ
Ｓを 除いたデータ１バイト受信ごとにカウントアップする。
フレームの受信が完了するとリセットされる。 ２５．受信フレームサイズ・レジスタ １フレームの受信可能な（フラグ及びＦＣＳを除いた）
最大データサイズ（バイト数）を示す。ＤＭＡ開始時に
マイクロプロセッサＣＰＵによりセットされる。
時にマイクロプロセッサＣ ＰＵにより４の倍数の数の
値がセットされる。 ２４．受信フレームサイズ・カウンタ受信したフレーム
中のバイト数が示される。ＤＭＡ転送中フラグ及びＦＣ
Ｓを 除いたデータ１バイト受信ごとにカウントアップする。
フレームの受信が完了するとリセットされる。 ２５．受信フレームサイズ・レジスタ １フレームの受信可能な（フラグ及びＦＣＳを除いた）
最大データサイズ（バイト数）を示す。ＤＭＡ開始時に
マイクロプロセッサＣＰＵによりセットされる。
【００２０】２６．受信データ・アドレス・レジスタ 受信データをＤＭＡ転送するデータ領域の先頭アドレス
が示される。ＤＭＡ開始後、カレントディスクリプタの
受信バッハァ先頭アドレス・レジスタからプログラマブ
ルシーケンサーがデータを読みだし、このレジスタにコ
ピーする。ＤＭＡ転送中は１バイト受信ごとにインクリ
メントする。 ２７．受信ディスクリプタ・先頭アドレス・レジスタ ディスクリプタテーブルの先頭アドレスを示す。ＤＭＡ
開始時にマイクロプロセッサＣＰＵによりセットされ
る。 ２８．最大受信ディスクリプタ・カウンタ ディスクリプタの最大数を示す。ＤＭＡ開始時にマイク
ロプロセッサＣＰＵによりセットされる。 ２９．受信カレント・ディスクリプタ・カウンタ 現在何番目のディスクリプタを参照しているかを管理す
るために使用される。プログラマブルシーケンサーによ
りセットされ、０からスタートしカレント・ディスクリ
プタ終了事にインクリメントされる。
が示される。ＤＭＡ開始後、カレントディスクリプタの
受信バッハァ先頭アドレス・レジスタからプログラマブ
ルシーケンサーがデータを読みだし、このレジスタにコ
ピーする。ＤＭＡ転送中は１バイト受信ごとにインクリ
メントする。 ２７．受信ディスクリプタ・先頭アドレス・レジスタ ディスクリプタテーブルの先頭アドレスを示す。ＤＭＡ
開始時にマイクロプロセッサＣＰＵによりセットされ
る。 ２８．最大受信ディスクリプタ・カウンタ ディスクリプタの最大数を示す。ＤＭＡ開始時にマイク
ロプロセッサＣＰＵによりセットされる。 ２９．受信カレント・ディスクリプタ・カウンタ 現在何番目のディスクリプタを参照しているかを管理す
るために使用される。プログラマブルシーケンサーによ
りセットされ、０からスタートしカレント・ディスクリ
プタ終了事にインクリメントされる。
【００２１】例えば、メインメモリＭＥＯと、機能ブロ
ックＨＤＬＣのメモリとの間でＤＭＡによるデータの伝
送を行なう場合には、先ず、マイクロプロセッサＣＰＵ
が、ＤＭＡコントロールレジスタＤＣＲのＤＭＡスター
トレジスタの中の機能ブロックＨＤＬＣに対応したビッ
トに１を書き込み、機能ブロックＨＤＬＣの送信ＤＭＡ
の起動を要求する。これに応じて、プログラマブルシー
ケンサーＰＳＱは、ＲＯＭ又はＲＡＭに保持されている
ＤＭＡプログラムを実行しメインメモリＭＥＯと、機能
ブロックＨＤＬＣのメモリとの間でＤＭＡによるデータ
の伝送を行なう。このＤＭＡプログラムを実行過程にお
いて、マイクロプロセッサＣＰＵとプログラマブルシー
ケンサーＰＳＱはデュアルポートメモリにセットされ
た、送信ＤＭＡコントローラと受信ＤＭＡコントローラ
を介して必要な情報の交換を行なうことにより、ＤＭＡ
を実行する。
ックＨＤＬＣのメモリとの間でＤＭＡによるデータの伝
送を行なう場合には、先ず、マイクロプロセッサＣＰＵ
が、ＤＭＡコントロールレジスタＤＣＲのＤＭＡスター
トレジスタの中の機能ブロックＨＤＬＣに対応したビッ
トに１を書き込み、機能ブロックＨＤＬＣの送信ＤＭＡ
の起動を要求する。これに応じて、プログラマブルシー
ケンサーＰＳＱは、ＲＯＭ又はＲＡＭに保持されている
ＤＭＡプログラムを実行しメインメモリＭＥＯと、機能
ブロックＨＤＬＣのメモリとの間でＤＭＡによるデータ
の伝送を行なう。このＤＭＡプログラムを実行過程にお
いて、マイクロプロセッサＣＰＵとプログラマブルシー
ケンサーＰＳＱはデュアルポートメモリにセットされ
た、送信ＤＭＡコントローラと受信ＤＭＡコントローラ
を介して必要な情報の交換を行なうことにより、ＤＭＡ
を実行する。
【００２２】上記のように、本発明では、マイクロプロ
セッサのサブ命令セットを備えるスレーブ型シーケンサ
ー使用してＤＭＡを構成して、プログラマブルシーケン
サーの制御を行なうマイクロプロセッサとマイクロプロ
セッサにより制御されるＤＭＡコントロールレジスタ、
ＤＭＡコントロールレジスタによりその動作が制御され
るプログラマブルシーケンサーにより、データの読み込
みと読みだしの行われるメインメモリとそれぞれメモリ
を持った複数の機能ブロックのメモリの間でＤＭＡを行
うようにプログラマブルシーケンサーを制御している。
これにより、マイクロプロセッサとシーケンサーとの交
信を、コントロールレジスタとデュアルポート・メモリ
と双方の割り込みを使用して行なうことが出来るので高
機能のＤＭＡコントローラを容易に実現することが出来
る。このために、本発明では、メインメモリーの周辺に
各種の機能デバイスを配置すれば、どのような周辺デバ
イスにも対応できるＤＭＡコントローラが構成出来る。
セッサのサブ命令セットを備えるスレーブ型シーケンサ
ー使用してＤＭＡを構成して、プログラマブルシーケン
サーの制御を行なうマイクロプロセッサとマイクロプロ
セッサにより制御されるＤＭＡコントロールレジスタ、
ＤＭＡコントロールレジスタによりその動作が制御され
るプログラマブルシーケンサーにより、データの読み込
みと読みだしの行われるメインメモリとそれぞれメモリ
を持った複数の機能ブロックのメモリの間でＤＭＡを行
うようにプログラマブルシーケンサーを制御している。
これにより、マイクロプロセッサとシーケンサーとの交
信を、コントロールレジスタとデュアルポート・メモリ
と双方の割り込みを使用して行なうことが出来るので高
機能のＤＭＡコントローラを容易に実現することが出来
る。このために、本発明では、メインメモリーの周辺に
各種の機能デバイスを配置すれば、どのような周辺デバ
イスにも対応できるＤＭＡコントローラが構成出来る。
【００２３】尚、上記の説明ではＩＳＤＮ用ＬＳＩのハ
イレベルデータリンク制御回路のＨＤＬＣブロック、Ｐ
ＨＳインターネットフォーラムスタンダードのＰＩＡＦ
Ｓブロック、トランスペアレントのＴｒａｎｓｐａｒｅ
ｎｔブロック等のメモリＦＩＦＯが、メインメモリＭＥ
Ｏとの間のＤＭＡを行なうようにした例について説明し
たが、他の応用例として、ＩＳＤＮ用ＬＳＩにおいてＬ
ａｙｅｒ一１の通信呼制御シーケンサなども簡単に実現
することが出来る。又、本発明の適用は、ＩＳＤＮ用Ｌ
ＳＩに限定される物ではなく、この方式を用いれば、他
のＬＳＩや一般のＤＭＡへも簡単に応用できる。
イレベルデータリンク制御回路のＨＤＬＣブロック、Ｐ
ＨＳインターネットフォーラムスタンダードのＰＩＡＦ
Ｓブロック、トランスペアレントのＴｒａｎｓｐａｒｅ
ｎｔブロック等のメモリＦＩＦＯが、メインメモリＭＥ
Ｏとの間のＤＭＡを行なうようにした例について説明し
たが、他の応用例として、ＩＳＤＮ用ＬＳＩにおいてＬ
ａｙｅｒ一１の通信呼制御シーケンサなども簡単に実現
することが出来る。又、本発明の適用は、ＩＳＤＮ用Ｌ
ＳＩに限定される物ではなく、この方式を用いれば、他
のＬＳＩや一般のＤＭＡへも簡単に応用できる。
【００２４】
【発明の効果】本発明のプログラマブルシーケンサーを
使用したＤＭＡコントローラは、マイクロプロセッサの
サブ命令セットを備えるスレーブ型シーケンサー使用し
てＤＭＡを構成し、プログラマブルシーケンサーの制御
を行なうマイクロプロセッサとマイクロプロセッサによ
り制御されるＤＭＡコントロールレジスタを使用し、Ｄ
ＭＡコントロールレジスタによりその動作が制御される
プログラマブルシーケンサーにより、メインメモリとそ
れぞれメモリを持った複数の機能ブロックのメモリの間
でＤＭＡを行うように制御するようにしたものである。
使用したＤＭＡコントローラは、マイクロプロセッサの
サブ命令セットを備えるスレーブ型シーケンサー使用し
てＤＭＡを構成し、プログラマブルシーケンサーの制御
を行なうマイクロプロセッサとマイクロプロセッサによ
り制御されるＤＭＡコントロールレジスタを使用し、Ｄ
ＭＡコントロールレジスタによりその動作が制御される
プログラマブルシーケンサーにより、メインメモリとそ
れぞれメモリを持った複数の機能ブロックのメモリの間
でＤＭＡを行うように制御するようにしたものである。
【００２５】従来は、このような用途に使用されるＤＭ
Ａコントローラは、複雑なリスト方式やテーブル方式の
ランダムシーケンサーを使用して製作されていた。これ
に対して、本発明のＤＭＡコントローラは開発期間が短
縮され、又論理修正や設計変更の対応にかける時間が少
なくてすむめに、そのコストも従来比１／ｌ０以下減少
する。本発明のＤＭＡコントローラは、マイクロプログ
ラム制御方式であるめ、ＤＭＡのプログラムはプログラ
マブルシーケンサーの内蔵命令メモリにマイクロプロセ
ッサからダウンロードする方法を用いているために、マ
イクロプロセッサのプログラム開発環境が簡単に扱える
ので、高機能のＤＭＡコントローラを容易に実現するこ
とが出来る。
Ａコントローラは、複雑なリスト方式やテーブル方式の
ランダムシーケンサーを使用して製作されていた。これ
に対して、本発明のＤＭＡコントローラは開発期間が短
縮され、又論理修正や設計変更の対応にかける時間が少
なくてすむめに、そのコストも従来比１／ｌ０以下減少
する。本発明のＤＭＡコントローラは、マイクロプログ
ラム制御方式であるめ、ＤＭＡのプログラムはプログラ
マブルシーケンサーの内蔵命令メモリにマイクロプロセ
ッサからダウンロードする方法を用いているために、マ
イクロプロセッサのプログラム開発環境が簡単に扱える
ので、高機能のＤＭＡコントローラを容易に実現するこ
とが出来る。
【図１】本発明のプログラマブルシーケンサーを使用し
たＤＭＡコントローラの構成を示すブロック線図であ
る。
たＤＭＡコントローラの構成を示すブロック線図であ
る。
【図２】複数の機能ブロックＰＢＫの構成の一例を示し
たものである。
たものである。
【図３】プログラマブルシーケンサーＰＳＱを制御する
制御レジスタの構成をを示したものである。
制御レジスタの構成をを示したものである。
【図４】ＤＭＡコントロールレジスタＤＣＲの内容を示
したものである。
したものである。
【図５】送信ＤＭＡコントローラと受信ＤＭＡコントロ
ーラの内容を示したものである。
ーラの内容を示したものである。
ＣＰＵ・・・マイクロプロセッサ， ＰＳＱ・・・
プログラマブルシーケンサー， ＲＯＭ，ＲＡＭ・
・・プログラマブルシーケンサーの内部メモリ，ＭＥＯ
・・・ＤＲＡＭ又はＳＲＡＭのメインメモリ， Ｍ
ＥＣ・・・メモリコントローラ， ＤＣＲ・・・Ｄ
ＭＡコントロールレジスタ，ＤＰＭ・・・デュアルポー
トメモリ， ＰＢｕｓ・・・マイクロプロセッサＣ
ＰＵと情報のやり取りを行なうデータバス， ＳＢ
ｕｓ・・・プログラマブルシーケンサーＰＳＱと情報の
やり取りを行なうデータバス， ＰＢＫ・・・複数
の機能ブロック， ＦＩＦＯ・・・機能ブロックの
メモリー，ＨＤＬＣ・・・ハイレベルデータリンク制御
回路， ＰＩＡＦＳ・・・ＰＨＳの信号を処理する
ＰＨＳインターネットフォーラムスタンダードの機能を
持つブロック， Ｔｒａｎｓｐａｒｅｎｔ・・・音
声データ等の即時性を持ったデータを処理するトランス
ペアレントの機能を持つブロック， ＰＩＡＦＳ・
・・ＰＨＳインターネットフォーラムスタンダードのブ
ロック
プログラマブルシーケンサー， ＲＯＭ，ＲＡＭ・
・・プログラマブルシーケンサーの内部メモリ，ＭＥＯ
・・・ＤＲＡＭ又はＳＲＡＭのメインメモリ， Ｍ
ＥＣ・・・メモリコントローラ， ＤＣＲ・・・Ｄ
ＭＡコントロールレジスタ，ＤＰＭ・・・デュアルポー
トメモリ， ＰＢｕｓ・・・マイクロプロセッサＣ
ＰＵと情報のやり取りを行なうデータバス， ＳＢ
ｕｓ・・・プログラマブルシーケンサーＰＳＱと情報の
やり取りを行なうデータバス， ＰＢＫ・・・複数
の機能ブロック， ＦＩＦＯ・・・機能ブロックの
メモリー，ＨＤＬＣ・・・ハイレベルデータリンク制御
回路， ＰＩＡＦＳ・・・ＰＨＳの信号を処理する
ＰＨＳインターネットフォーラムスタンダードの機能を
持つブロック， Ｔｒａｎｓｐａｒｅｎｔ・・・音
声データ等の即時性を持ったデータを処理するトランス
ペアレントの機能を持つブロック， ＰＩＡＦＳ・
・・ＰＨＳインターネットフォーラムスタンダードのブ
ロック
Claims (7)
- 【請求項１】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡコントロールレジスタ、該ＤＭＡコント
ロールレジスタによりその動作が制御されるプログラマ
ブルシーケンサー、データの読み込みと読み出しの行わ
れるメインメモリ、それぞれメモリを持った複数の機能
ブロックを具備し、ＤＭＡコントロールレジスタにより
プログラマブルシーケンサーを制御してメインメモリと
複数の機能ブロックのメモリの間でＤＭＡを行うように
したプログラマブルシーケンサーを使用したＤＭＡコン
トローラ。 - 【請求項２】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡコントロールレジスタ、該ＤＭＡコント
ロールレジスタによりその動作が制御されるプログラマ
ブルシーケンサー、データの読み込みと読み出しの行わ
れるメインメモリ、マイクロプロセッサとプログラマブ
ルシーケンサーの双方からアクセスが可能なデュアルポ
ートメモリ、それぞれメモリを持った複数の機能ブロッ
クを具備し、ＤＭＡコントロールレジスタによりプログ
ラマブルシーケンサーとデュアルポートメモリを制御し
てメインメモリと複数の機能ブロックのメモリの間でＤ
ＭＡを行うようにしたプログラマブルシーケンサーを使
用したＤＭＡコントローラ。 - 【請求項３】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡコントロールレジスタ、該ＤＭＡコント
ロールレジスタによりその動作が制御されるプログラマ
ブルシーケンサー、データの読み込みと読み出しの行わ
れるメインメモリ、マイクロプロセッサとプログラマブ
ルシーケンサーの双方からアクセスが可能なデュアルポ
ートメモリ、それぞれメモリを持ったＩＳＤＮ用ＬＳＩ
のインターフェイスのハイレベルデータリンク制御回路
の機能を持つＨＤＬＣブロック，ＰＨＳの信号を処理す
るＰＨＳインターネットフォーラムスタンダードの機能
を持つＰＩＡＦＳブロック，音声データ等の即時性を持
ったデータを処理するトランスペアレントの機能を持つ
Ｔｒａｎｓｐａｒｅｎｔブロック等の複数の機能ブロッ
クを具備し、ＤＭＡコントロールレジスタによりプログ
ラマブルシーケンサーとデュアルポートメモリを制御し
てメインメモリと複数の機能ブロックのメモリの間でＤ
ＭＡを行うようにしたプログラマブルシーケンサーを使
用したＤＭＡコントローラ。 - 【請求項４】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡスタートレジスタ，ＤＭＡランレジス
タ，ＤＭＡイベントレジスタ，ＤＭＡ割り込みマスクレ
ジスタ，ＤＭＡストップレジスタ，ＤＭＡ割り込み優先
レジスタにより構成されているＤＭＡコントロールレジ
スタ、該ＤＭＡコントロールレジスタによりその動作が
制御されるプログラマブルシーケンサー、データの読み
込みと読みだしの行われるメインメモリ、それぞれメモ
リを持った複数の機能ブロックを具備し、ＤＭＡコント
ロールレジスタにより各機能ブロックに対するＤＭＡの
条件の設定を行うことによりプログラマブルシーケンサ
ーを制御してメインメモリと複数の機能ブロックのメモ
リの間でＤＭＡを行うようにしたプログラマブルシーケ
ンサーを使用したＤＭＡコントローラ。 - 【請求項５】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡスタートレジスタ，ＤＭＡランレジス
タ，ＤＭＡイベントレジスタ，ＤＭＡ割り込みマスクレ
ジスタ，ＤＭＡストップレジスタ，ＤＭＡ割り込み優先
レジスタにより構成されているＤＭＡコントロールレジ
スタ、該ＤＭＡコントロールレジスタによりその動作が
制御されるプログラマブルシーケンサー、データの読み
込みと読みだしの行われるメインメモリ、それぞれメモ
リを持ったＩＳＤＮ用ＬＳＩのインターフェイスのハイ
レベルデータリンク制御回路の機能を持つＨＤＬＣブロ
ック，ＰＨＳの信号を処理するＰＨＳインターネットフ
ォーラムスタンダードの機能を持つＰＩＡＦＳブロッ
ク，音声データ等の即時性を持ったデータを処理するト
ランスペアレントの機能を持つＴｒａｎｓｐａｒｅｎｔ
ブロック等の複数の機能ブロックを具備し、ＤＭＡコン
トロールレジスタにより各機能ブロックに対するＤＭＡ
の条件の設定を行うことによりプログラマブルシーケン
サーを制御してメインメモリと複数の機能ブロックのメ
モリの間でＤＭＡを行うようにしたプログラマブルシー
ケンサーを使用したＤＭＡコントローラ。 - 【請求項６】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡスタートレジスタ，ＤＭＡランレジス
タ，ＤＭＡイベントレジスタ，ＤＭＡ割り込みマスクレ
ジスタ，ＤＭＡストップレジスタ，ＤＭＡ割り込み優先
レジスタにより構成されているＤＭＡコントロールレジ
スタ、該ＤＭＡコントロールレジスタによりその動作が
制御されるプログラマブルシーケンサー、データの読み
込みと読みだしの行われるメインメモリ、それぞれメモ
リを持った複数の機能ブロックを具備し、ＤＭＡコント
ロールレジスタにより各条件を、 １．ＤＭＡスタートレジスタ マイクロプロセッサがＤＭＡスタートレジスタの特定の
ビットに１を書き込むことにより、特定のビットにに対
応する機能ブロックのＤＭＡの起動をプログラマブルシ
ーケンサーに要求する。 ２．ＤＭＡランレジスタ 機能ブロックのＤＭＡの起動の状態が登録され、特定の
ビットにに対応するブロックのＤＭＡの起動されラン状
態にある場合、そのビットはプログラマブルシーケンサ
ーにより１にセットされ、ＤＭＡが終了すると０にリセ
ットされることにより、各ブロックのＤＭＡの起動状態
が示される。 ３．ＤＭＡイベントレジスタ 特定のビットに対応するブロックのＤＭＡの中断を含む
フレーム送受信ＤＭＡ終了後、セットされる。 ４．ＤＭＡ割り込みマスクレジスタ 特定のビットに対応するブロックのＤＭＡイベントレジ
スタのビットが１の場合にマイクロプロセッサＣＰＵに
対して割り込みを発生する。 ５．ＤＭＡストップレジスタ マイクロプロセッサＣＰＵが特定のビットに１を書き込
むことにより、対応する機能ブロックのＤＭＡの中止を
プログラマブルシーケンサーに要求する。 ６．ＤＭＡ割り込み優先レジスタ 各機能ブロックの割り込みが登録され、同時に複数の割
り込みが発生した場合、レジスタの値の小さい方がプラ
イオリティが高い。のように設定することにより、プロ
グラマブルシーケンサーを制御してメインメモリと複数
の機能ブロックのメモリの間でＤＭＡを行うようにした
プログラマブルシーケンサーを使用したＤＭＡコントロ
ーラ。 - 【請求項７】プログラマブルシーケンサーの制御を行な
うマイクロプロセッサ、該マイクロプロセッサにより制
御されるＤＭＡスタートレジスタ，ＤＭＡランレジス
タ，ＤＭＡイベントレジスタ，ＤＭＡ割り込みマスクレ
ジスタ，ＤＭＡストップレジスタ，ＤＭＡ割り込み優先
レジスタにより構成されているＤＭＡコントロールレジ
スタ、該ＤＭＡコントロールレジスタによりその動作が
制御されるプログラマブルシーケンサー、データの読み
込みと読みだしの行われるメインメモリ、それぞれメモ
リを持ったＩＳＤＮ用ＬＳＩのインターフェイスのハイ
レベルデータリンク制御回路の機能を持つＨＤＬＣブロ
ック，ＰＨＳの信号を処理するＰＨＳインターネットフ
ォーラムスタンダードの機能を持つＰＩＡＦＳブロッ
ク，音声データ等の即時性を持ったデータを処理するト
ランスペアレントの機能を持つＴｒａｎｓｐａｒｅｎｔ
ブロック等の複数の機能ブロックを具備し、ＤＭＡコン
トロールレジスタにより各機能ブロックに対するＤＭＡ
の条件の設定を、 １．ＤＭＡスタートレジスタ マイクロプロセッサがＤＭＡスタートレジスタの特定の
ビットに１を書き込むことにより、特定のビットにに対
応する機能ブロックのＤＭＡの起動をプログラマブルシ
ーケンサーに要求する。 ２．ＤＭＡランレジスタ 機能ブロックのＤＭＡの起動の状態が登録され、特定の
ビットにに対応するブロックのＤＭＡの起動されラン状
態にある場合、そのビットはプログラマブルシーケンサ
ーにより１にセットされ、ＤＭＡが終了すると０にリセ
ットされることにより、各ブロックのＤＭＡの起動状態
が示される。 ３．ＤＭＡイベントレジスタ 特定のビットに対応するブロックのＤＭＡの中断を含む
フレーム送受信ＤＭＡ終了後、セットされる。 ４．ＤＭＡ割り込みマスクレジスタ 特定のビットに対応するブロックのＤＭＡイベントレジ
スタのビットが１の場合にマイクロプロセッサＣＰＵに
対して割り込みを発生する。 ５．ＤＭＡストップレジスタ マイクロプロセッサＣＰＵが特定のビットに１を書き込
むことにより、対応する機能ブロックのＤＭＡの中止を
プログラマブルシーケンサーに要求する。 ６．ＤＭＡ割り込み優先レジスタ 各機能ブロックの割り込みが登録され、同時に複数の割
り込みが発生した場合、レジスタの値の小さい方がプラ
イオリティが高い。ように設定することにより、プログ
ラマブルシーケンサーを制御してメインメモリと複数の
機能ブロックのメモリの間でＤＭＡを行うようにしたプ
ログラマブルシーケンサーを使用したＤＭＡコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196243A JPH1141297A (ja) | 1997-07-23 | 1997-07-23 | プログラマブルシーケンサーを使用したｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196243A JPH1141297A (ja) | 1997-07-23 | 1997-07-23 | プログラマブルシーケンサーを使用したｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141297A true JPH1141297A (ja) | 1999-02-12 |
Family
ID=16354578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196243A Pending JPH1141297A (ja) | 1997-07-23 | 1997-07-23 | プログラマブルシーケンサーを使用したｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9323700B2 (en) | 2012-03-27 | 2016-04-26 | Socionext Inc. | Semiconductor integrated circuit and DMA control method of the same |
-
1997
- 1997-07-23 JP JP9196243A patent/JPH1141297A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9323700B2 (en) | 2012-03-27 | 2016-04-26 | Socionext Inc. | Semiconductor integrated circuit and DMA control method of the same |
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