JPH0395652A - 二重化システム用記憶装置 - Google Patents
二重化システム用記憶装置Info
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- JPH0395652A JPH0395652A JP1233155A JP23315589A JPH0395652A JP H0395652 A JPH0395652 A JP H0395652A JP 1233155 A JP1233155 A JP 1233155A JP 23315589 A JP23315589 A JP 23315589A JP H0395652 A JPH0395652 A JP H0395652A
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- 230000000717 retained effect Effects 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
効果
[概要〕
二重化システムにおいて現用側と待機側の両系に各々設
けられる記憶装置に間し、 CPU負荷の軽減および処理の高速化を図りながらシス
テムの制御を誤りなく確実に行うことが可能となる装置
の提供を目的とし、 複写すべき他系の情報と新たに発生した情報とが書き込
まれる情報記憶手段と、所定の幅で分割されて順に送信
された前記情報を受信して保持する情報受信保持手段と
、先頭に送信された情報部分の保持有無を記憶するフラ
グ手段と、後尾の情報部分が受信されたときに該情報部
分および保持中の全情報部分で形成される情報を情報記
憶手段に書き込む情報書込手段と、先頭送信の情報部分
が保持されているときて新たな先頭送信の情報部分が受
信されたときに、情報書き込みの不能を通知する書込不
能通知手段と、により構成される。
けられる記憶装置に間し、 CPU負荷の軽減および処理の高速化を図りながらシス
テムの制御を誤りなく確実に行うことが可能となる装置
の提供を目的とし、 複写すべき他系の情報と新たに発生した情報とが書き込
まれる情報記憶手段と、所定の幅で分割されて順に送信
された前記情報を受信して保持する情報受信保持手段と
、先頭に送信された情報部分の保持有無を記憶するフラ
グ手段と、後尾の情報部分が受信されたときに該情報部
分および保持中の全情報部分で形成される情報を情報記
憶手段に書き込む情報書込手段と、先頭送信の情報部分
が保持されているときて新たな先頭送信の情報部分が受
信されたときに、情報書き込みの不能を通知する書込不
能通知手段と、により構成される。
[産業上の利用分野]
本発明は、二重化システムにおいて現用側と待機側の両
系に各々設けられる記t!H置に間する。
系に各々設けられる記t!H置に間する。
二重化システムでは同一の機能を有した現用側と待機側
の系が用意され、現用例で障害が発生した場合には、そ
の系に代えて待機側の系がシステムの運用に使用される
. これにより、障害発生を原因としたシステム運用の停止
が回避され、システムの無休化を図ること可能となる. それら系の運転は自系の記憶装置に格納されていた運用
情報を用いて各々行われており、したがって、両系の運
用情報を同一化することが必要となる. このため、一方の系に対する電源供給が停止ざれてその
保守が行われる場合のように、両系の間で運用情報が相
違するおそれが生じたときには、運用側から保守側へ運
用情報がコピー(複写)される. また、新たな運用情報が得られたときには、その情報が
両系の記憶装置に書き込まれる.[従来の技術] 回線の接続制御を行う通信用の二重化システムにおいて
は、両系で運用情報(各加入者の接続情報)を各々記憶
するRAMテーブル(記憶装置)が使用されており、そ
れらRAMテーブルの容量は一般に数キロバイトに及ぶ
。
の系が用意され、現用例で障害が発生した場合には、そ
の系に代えて待機側の系がシステムの運用に使用される
. これにより、障害発生を原因としたシステム運用の停止
が回避され、システムの無休化を図ること可能となる. それら系の運転は自系の記憶装置に格納されていた運用
情報を用いて各々行われており、したがって、両系の運
用情報を同一化することが必要となる. このため、一方の系に対する電源供給が停止ざれてその
保守が行われる場合のように、両系の間で運用情報が相
違するおそれが生じたときには、運用側から保守側へ運
用情報がコピー(複写)される. また、新たな運用情報が得られたときには、その情報が
両系の記憶装置に書き込まれる.[従来の技術] 回線の接続制御を行う通信用の二重化システムにおいて
は、両系で運用情報(各加入者の接続情報)を各々記憶
するRAMテーブル(記憶装置)が使用されており、そ
れらRAMテーブルの容量は一般に数キロバイトに及ぶ
。
また、両RAMテーブルに書き込むべき新たな情報はC
PUで得られ、有効データ幅の狭いCPUバス(8ビッ
ト=1バイト)を介してこれより広い有効データ@(1
6ビット=2バイト)のRAMテーブルへ送出される. CPU側においては、系間の情報コピーを指示するタス
クと新情報の書き込みを指示するタスクとが予め用意さ
れ、タスク側から所定のソフトウエアドライバ(拡張O
Sの一部)にPIO−SVC(周辺I/Oスーパーバイ
ザーコール)が発行される。
PUで得られ、有効データ幅の狭いCPUバス(8ビッ
ト=1バイト)を介してこれより広い有効データ@(1
6ビット=2バイト)のRAMテーブルへ送出される. CPU側においては、系間の情報コピーを指示するタス
クと新情報の書き込みを指示するタスクとが予め用意さ
れ、タスク側から所定のソフトウエアドライバ(拡張O
Sの一部)にPIO−SVC(周辺I/Oスーパーバイ
ザーコール)が発行される。
ただし、系間で情報のコピーが行われる場合には、コピ
ー先のRAMテーブルが大容量でコピーすべき情報量が
多く、コピー処理に要する時間がCPUの動作スケジュ
ールに影響を与えるので、その影響が生じない程度まで
コピー先のテーブルを分割したエリアに対してPIJS
VCが各々発行される. 一方、上記のソフトウエアドライバでは、PTo−sv
cが発行順に処理され、後続のPIOSvCは先のPI
3SVCが処理されるまで待たされる. そして、系間の情報コピーが指示ざれたかあるいは新情
報の書き込みが指示ざれたかは受信したPIO−SVC
の内部パラメータにより判断される。
ー先のRAMテーブルが大容量でコピーすべき情報量が
多く、コピー処理に要する時間がCPUの動作スケジュ
ールに影響を与えるので、その影響が生じない程度まで
コピー先のテーブルを分割したエリアに対してPIJS
VCが各々発行される. 一方、上記のソフトウエアドライバでは、PTo−sv
cが発行順に処理され、後続のPIOSvCは先のPI
3SVCが処理されるまで待たされる. そして、系間の情報コピーが指示ざれたかあるいは新情
報の書き込みが指示ざれたかは受信したPIO−SVC
の内部パラメータにより判断される。
その際に系間情報コピーの指示受信が確認されると、現
用側からの情報読み出し,待[@Jへの情報書き込みが
終了するごとにアドレスをインクリメントする動作が繰
り返され、分割エリアのコピーが完了したときにそのp
ro−svcの処理が終了される(P I O − D
ON).具体的には、1バイト分の情報読み出しと情報
書き込みを行うためにアドレスを修飾し、分割エリアの
最後に達したか否かを判断する処理が繰り返される内容
のプログラムが実行され、これにより糸間で情報がコピ
ーされる. そしてRAMテーブル側では、それらのアドレスが同一
とされることにより同一の情報が一回のCPUアクセス
で書き込まれるハードウエア構成が採用されており、情
報の読み出しは現用側でのみ有効となる(同期運転モー
ド). また、コピー先よりも有効データ幅の狭いCPU送出の
コピー情報がコピー先へ部分的に一旦書き込まれると、
その情報内容で示される加入者の接続内容が一時的に矛
盾したものとなり、このため、その情報を用いた回線接
続の制御に誤りが生ずる。
用側からの情報読み出し,待[@Jへの情報書き込みが
終了するごとにアドレスをインクリメントする動作が繰
り返され、分割エリアのコピーが完了したときにそのp
ro−svcの処理が終了される(P I O − D
ON).具体的には、1バイト分の情報読み出しと情報
書き込みを行うためにアドレスを修飾し、分割エリアの
最後に達したか否かを判断する処理が繰り返される内容
のプログラムが実行され、これにより糸間で情報がコピ
ーされる. そしてRAMテーブル側では、それらのアドレスが同一
とされることにより同一の情報が一回のCPUアクセス
で書き込まれるハードウエア構成が採用されており、情
報の読み出しは現用側でのみ有効となる(同期運転モー
ド). また、コピー先よりも有効データ幅の狭いCPU送出の
コピー情報がコピー先へ部分的に一旦書き込まれると、
その情報内容で示される加入者の接続内容が一時的に矛
盾したものとなり、このため、その情報を用いた回線接
続の制御に誤りが生ずる。
そこで、コピー先の有効データ幅分だけ受信されるまで
コピー情報が保持され、このデータ幅分が受信されたと
きにコピー情報が一括して書き込まれる。
コピー情報が保持され、このデータ幅分が受信されたと
きにコピー情報が一括して書き込まれる。
たとえば、コピー情報の有効データ幅が8ビット(1バ
イト)てコビー先(RAMテーブル)の有効データ幅が
16ビット(2バイト)の場合、一回の書き込み動作時
にはその情報が保持されて実際には書き込みが行われず
、2回目の書き込み動作時にその情報と保持情報の計1
6ビット(2バイト)分が一度に書き込まれる. なお、新情報の書き込み指示が前記のソフトウエアドラ
イバで確認された場合にも、上記と同様にして同一の新
情報が同期運転モードを利用して両系に書き込まれる. 以上のように、系間の情報コピーが分割して行われるの
で、その間に新情報書き込みの処理を挿入できる. したがって、系間で情報がコピーされているときに、そ
の終了を待つことなく、新たな情報(l加人者分の接続
情報)を両系に書き込むことが可能となる. そしてpro−svcが発行順に処理されるので、ドラ
イバ側の動作状態を意識することなくタスク側からアク
セス要求を送出できる.さらに、書き込み先の有効デー
タ幅分だけ書き込むべき情報が受信された時点で、これ
らが同時に書き込まれ、それ以前では書き込まれないの
で、回線接続の制御を誤りなく確実に行うことが可能と
なる. また、一回のCPUアクセスで両系に対する情報の書き
込みが同時に行われるので、CPUアクセスの回数を削
除でき、このためその処理負荷を軽減できる. なお、同期運転モードく書き込みが両系に対して有効で
、読み出しが一方についてのみ有効)では系間の情報コ
ピーおよび新情報の書き込みが現用側に対しても行われ
るが、その書き込み情報の内容がそれまでのものと同一
であるので、現用側の運転になんらの影響も生じさせる
ことがない.ところが以上のシステムにおいては、分割
された各エリアについてアドレス修飾とエリアコビーの
終了判断が前述のように繰り返されるので、CPU処理
のステップ数が膨大となり、したがって系間の情報コピ
ーに長時間を要する. また、分割された各エリアに対してPIJSVCが発行
されるので、これらの受信のためにCPUのオーバーヘ
ッド時間が増加し、その結果、CPUの処理負荷が高ま
る. このため、単純作業となる系間の情報コピーを汎用のD
MAC−ICに代行させる提案が行われている. その提案においては、CPUの負荷率に応じてCPUバ
ス使用権の要求頻度が自動1A!!lされるモードでD
MACjCが使用される. このモードではDMA(,ICから適切な頻度でCPU
バスの使用権がCPtJへ返却されるので、CPU側も
処理を実行でき、また、アドレス條飾とエリアコビー終
了の判断がハードウエアで行われるので、系間の情報コ
ピーに要する時間を大幅に短縮することが可能となる。
イト)てコビー先(RAMテーブル)の有効データ幅が
16ビット(2バイト)の場合、一回の書き込み動作時
にはその情報が保持されて実際には書き込みが行われず
、2回目の書き込み動作時にその情報と保持情報の計1
6ビット(2バイト)分が一度に書き込まれる. なお、新情報の書き込み指示が前記のソフトウエアドラ
イバで確認された場合にも、上記と同様にして同一の新
情報が同期運転モードを利用して両系に書き込まれる. 以上のように、系間の情報コピーが分割して行われるの
で、その間に新情報書き込みの処理を挿入できる. したがって、系間で情報がコピーされているときに、そ
の終了を待つことなく、新たな情報(l加人者分の接続
情報)を両系に書き込むことが可能となる. そしてpro−svcが発行順に処理されるので、ドラ
イバ側の動作状態を意識することなくタスク側からアク
セス要求を送出できる.さらに、書き込み先の有効デー
タ幅分だけ書き込むべき情報が受信された時点で、これ
らが同時に書き込まれ、それ以前では書き込まれないの
で、回線接続の制御を誤りなく確実に行うことが可能と
なる. また、一回のCPUアクセスで両系に対する情報の書き
込みが同時に行われるので、CPUアクセスの回数を削
除でき、このためその処理負荷を軽減できる. なお、同期運転モードく書き込みが両系に対して有効で
、読み出しが一方についてのみ有効)では系間の情報コ
ピーおよび新情報の書き込みが現用側に対しても行われ
るが、その書き込み情報の内容がそれまでのものと同一
であるので、現用側の運転になんらの影響も生じさせる
ことがない.ところが以上のシステムにおいては、分割
された各エリアについてアドレス修飾とエリアコビーの
終了判断が前述のように繰り返されるので、CPU処理
のステップ数が膨大となり、したがって系間の情報コピ
ーに長時間を要する. また、分割された各エリアに対してPIJSVCが発行
されるので、これらの受信のためにCPUのオーバーヘ
ッド時間が増加し、その結果、CPUの処理負荷が高ま
る. このため、単純作業となる系間の情報コピーを汎用のD
MAC−ICに代行させる提案が行われている. その提案においては、CPUの負荷率に応じてCPUバ
ス使用権の要求頻度が自動1A!!lされるモードでD
MACjCが使用される. このモードではDMA(,ICから適切な頻度でCPU
バスの使用権がCPtJへ返却されるので、CPU側も
処理を実行でき、また、アドレス條飾とエリアコビー終
了の判断がハードウエアで行われるので、系間の情報コ
ピーに要する時間を大幅に短縮することが可能となる。
[発明が解決しようとする課題コ
DMAC−ICのバスリクエスト発生が外部から人力さ
れたクロックのカウント値を基準としており、新情報の
書き込みが途中まで行われたかあるいは完了したかをD
MA(,IC側で判断できないので、新情報の一部(前
述の例では1バイト)に対する書き込み処理が行われた
のみで全体(前述の例では2バイト)に対する書き込み
処理が完了していないときに、DMAC−ICからCP
Uバスの使用権が要求される. また、DMAC−ICでは情報のコピーがバイト単位で
管理ざれ、各加入者に対応した2バイト単位でその管理
を行えないので、例えばある加入者の接続情報が1バイ
ト分コピーされた後で2バイト目がコピーされる前に獲
得中のバス使用権がCPUに返却される. すなわち、ある加入者に間する情報の全て(前述の例で
は2バイト)が書き込まれたか否かにかカワラず、CP
U.DMAC−IC間でバス使用権が移動するので、書
き込まれた情報の内容が一時的に矛盾したものとなる. このため、その間に回線接続の制御を行うことが不可能
となる。
れたクロックのカウント値を基準としており、新情報の
書き込みが途中まで行われたかあるいは完了したかをD
MA(,IC側で判断できないので、新情報の一部(前
述の例では1バイト)に対する書き込み処理が行われた
のみで全体(前述の例では2バイト)に対する書き込み
処理が完了していないときに、DMAC−ICからCP
Uバスの使用権が要求される. また、DMAC−ICでは情報のコピーがバイト単位で
管理ざれ、各加入者に対応した2バイト単位でその管理
を行えないので、例えばある加入者の接続情報が1バイ
ト分コピーされた後で2バイト目がコピーされる前に獲
得中のバス使用権がCPUに返却される. すなわち、ある加入者に間する情報の全て(前述の例で
は2バイト)が書き込まれたか否かにかカワラず、CP
U.DMAC−IC間でバス使用権が移動するので、書
き込まれた情報の内容が一時的に矛盾したものとなる. このため、その間に回線接続の制御を行うことが不可能
となる。
本発明は上記の事情に鑑みてなされたものであり、その
目的は、CPUjl荷の軽減及び処理の高速化を図りな
がらシステムの制御を誤りなく確実に行える2這化シス
テム用の記t!装置を提供することにある. [課題を解決するための手段] 上記目的を達成するために、本発明に係る装置は第1図
のように構成されている. 複写すべき他系側の情報と新たに発生した情報とは所定
幅の単位で分割され、それらは順に送信されて情報受信
保持手段12に与えられる.情報受信保持手段l2では
与えられた各情報部分(上記情報を分割したもの)の受
信と保持とが行われ、先頭に送信ざれた情報部分の保持
有無がフラグ手段l4で記憶される. その後、後尾の情報部分が情報受信保持手段12で受信
されると、その情報部分と情報受信保持手段l2で保持
中の全情報部分て形成ざれる情報が情報書込手段16に
より情報記憶手段10へ書き込まれる. また、先頭に送信された情報部分が保持ざれているとき
に新たな先頭送信の情報部分が情報受信保持手段12で
受信されると、Wrたな情報の書き込み不能が書込不能
通知手段l8により通知される。
目的は、CPUjl荷の軽減及び処理の高速化を図りな
がらシステムの制御を誤りなく確実に行える2這化シス
テム用の記t!装置を提供することにある. [課題を解決するための手段] 上記目的を達成するために、本発明に係る装置は第1図
のように構成されている. 複写すべき他系側の情報と新たに発生した情報とは所定
幅の単位で分割され、それらは順に送信されて情報受信
保持手段12に与えられる.情報受信保持手段l2では
与えられた各情報部分(上記情報を分割したもの)の受
信と保持とが行われ、先頭に送信ざれた情報部分の保持
有無がフラグ手段l4で記憶される. その後、後尾の情報部分が情報受信保持手段12で受信
されると、その情報部分と情報受信保持手段l2で保持
中の全情報部分て形成ざれる情報が情報書込手段16に
より情報記憶手段10へ書き込まれる. また、先頭に送信された情報部分が保持ざれているとき
に新たな先頭送信の情報部分が情報受信保持手段12で
受信されると、Wrたな情報の書き込み不能が書込不能
通知手段l8により通知される。
[作用]
本発明では、情報の書き込みが開始されると、その開始
を示すフラグが立てられる。
を示すフラグが立てられる。
そして情報の書き込み中に新たな情報の書き込みが行わ
れる場合には、その書き込みの不能が通知される. [実施例コ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する. 第2図のRAMテーブル10には有効ビット幅が16ビ
ット(2バイト)のチップが使用されており、これに他
系側の情報と新たに発生した情報(加入者の接続情報)
とが書き込まれる.それらの情報は8ビット幅のCPU
バス20へ1バイトずつ2回に分けて送出され、コピー
情報と新情報はDMAC−ICとCPUから各々送出さ
れる. そしてRAMテーブル10へ書き込むべき情報の1バイ
ト目(上位II!l)はフリップフロップ構成の上位デ
ータラッチ】2−1で受信され、保持される. そして次に送信された2バイト目(下位gM)は下位デ
ータバッファ12−2で受信され、上位データラッチ1
2−1で保持されていた上位側の1バイト目と下位デー
タバッファ12−1で受信された下位側の2バイト目と
が16ビット幅のRAMテーブル10に一括して書き込
まれる。
れる場合には、その書き込みの不能が通知される. [実施例コ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する. 第2図のRAMテーブル10には有効ビット幅が16ビ
ット(2バイト)のチップが使用されており、これに他
系側の情報と新たに発生した情報(加入者の接続情報)
とが書き込まれる.それらの情報は8ビット幅のCPU
バス20へ1バイトずつ2回に分けて送出され、コピー
情報と新情報はDMAC−ICとCPUから各々送出さ
れる. そしてRAMテーブル10へ書き込むべき情報の1バイ
ト目(上位II!l)はフリップフロップ構成の上位デ
ータラッチ】2−1で受信され、保持される. そして次に送信された2バイト目(下位gM)は下位デ
ータバッファ12−2で受信され、上位データラッチ1
2−1で保持されていた上位側の1バイト目と下位デー
タバッファ12−1で受信された下位側の2バイト目と
が16ビット幅のRAMテーブル10に一括して書き込
まれる。
またRAMテーブル10から読み出された情報の上位側
1バイトは上位データバッフ722を介してCPUバス
20へ送出され、下位側の2バイト目は下位データバッ
ファ12−2を介して同CPUバス20へ送出される. なお、下位データバッファl2−2は双方向ゲートで構
成されており、上位データバッファ22は単方向ゲート
で構成されている。
1バイトは上位データバッフ722を介してCPUバス
20へ送出され、下位側の2バイト目は下位データバッ
ファ12−2を介して同CPUバス20へ送出される. なお、下位データバッファl2−2は双方向ゲートで構
成されており、上位データバッファ22は単方向ゲート
で構成されている。
このように、RAMテーブル10に対する書込アクセス
は情報の1バイト目と2バイト目が順に行われており、
DMA(,IC.CPUではその順でアクセスアドレス
が制御される. そしてRAMテーブル10のアクセスアドレスはデータ
A1〜AXxて示されており、上位側と下位側のアクセ
スはアドレスデータAOで判別ざれる。
は情報の1バイト目と2バイト目が順に行われており、
DMA(,IC.CPUではその順でアクセスアドレス
が制御される. そしてRAMテーブル10のアクセスアドレスはデータ
A1〜AXxて示されており、上位側と下位側のアクセ
スはアドレスデータAOで判別ざれる。
また、RAMテーブル10のアクセスが読み出しモード
で行われるか書き込みモードで行われるかはデータR/
Wで示される。
で行われるか書き込みモードで行われるかはデータR/
Wで示される。
第2図において、アドレスデータA1〜AXXはアドレ
スデコーダ24に与えられており、その出力はゲー}2
6.28.30.34に与えられる. またアドレスデータAOはゲート26.28に与えられ
、そしてゲート32を介してゲート30.34にも与え
られる. ざらにデータR/Wはゲー}34.28に与えられ、そ
してゲート36を介してゲー}30.26およびRAM
テーブル10(端子OE)に与えられる。
スデコーダ24に与えられており、その出力はゲー}2
6.28.30.34に与えられる. またアドレスデータAOはゲート26.28に与えられ
、そしてゲート32を介してゲート30.34にも与え
られる. ざらにデータR/Wはゲー}34.28に与えられ、そ
してゲート36を介してゲー}30.26およびRAM
テーブル10(端子OE)に与えられる。
前記のゲート26ではRAMテーブル10から情報の上
位側1バイトが読み出されるときに出力が得られ、その
出力は上位データバッファ22(端子EN)に与えられ
る. またゲート30てはRAMテーブル10から情報の下位
側1バイトが読み出されるときに出力が得られ、その出
力は下位データバッファl2−2(端子AEN)とゲー
ト40に与えられる.なお、ゲート40の出力はRAM
テーブル10(端子LS)に与えられる. さらにゲート2日では情報の1バイト目がRAMテーブ
ル10へ書き込まれるときに出力が得られ、その出力は
フラグ設定回路14のゲート14a(NAND).
ゲート18,ゲート38に与えられる. そしてゲート34ではRAMテーブル10に情報の2バ
イト目が書き込まれるときに出力が得られ、その出力は
上位データラッチ12−1(端子で1),下位データバ
ッファ12−2(端子『I『).ゲート40.RAMテ
ーブル10(端子WE),フラグ設定回路14のゲー}
14bに与えられる. このフラグ設定回路14ではゲート14aの出力がゲー
}14bに与えられ、ゲー} 14bの出力がゲート1
4bに与えられる。
位側1バイトが読み出されるときに出力が得られ、その
出力は上位データバッファ22(端子EN)に与えられ
る. またゲート30てはRAMテーブル10から情報の下位
側1バイトが読み出されるときに出力が得られ、その出
力は下位データバッファl2−2(端子AEN)とゲー
ト40に与えられる.なお、ゲート40の出力はRAM
テーブル10(端子LS)に与えられる. さらにゲート2日では情報の1バイト目がRAMテーブ
ル10へ書き込まれるときに出力が得られ、その出力は
フラグ設定回路14のゲート14a(NAND).
ゲート18,ゲート38に与えられる. そしてゲート34ではRAMテーブル10に情報の2バ
イト目が書き込まれるときに出力が得られ、その出力は
上位データラッチ12−1(端子で1),下位データバ
ッファ12−2(端子『I『).ゲート40.RAMテ
ーブル10(端子WE),フラグ設定回路14のゲー}
14bに与えられる. このフラグ設定回路14ではゲート14aの出力がゲー
}14bに与えられ、ゲー} 14bの出力がゲート1
4bに与えられる。
また、ゲート14aの出力はゲート3日に与えられ、ゲ
ート14bの出力はゲー}18に与えられる。
ート14bの出力はゲー}18に与えられる。
ここで、情報の上位側となる1バイト目が書き込まれる
場合には、まず、データAO,R/WがともにLレベル
となりゲート28の出力がLレベルとなる. そしてゲート2日の出力がゲート3日を介して上位デー
タラッチl2−1に与えられ、RAMテーブル10へ書
き込まれる情報の1バイト目が上位データラッチ12−
1で保持される.その際にはフラグ設定回路14がセッ
ト状態(ゲート14aの出力がHレベル)となり、情報
の下位側となる2バイト目が書き込まれるときに、ゲー
ト34の出力でフラグ設定回路l4のフラグリセットが
行われる。
場合には、まず、データAO,R/WがともにLレベル
となりゲート28の出力がLレベルとなる. そしてゲート2日の出力がゲート3日を介して上位デー
タラッチl2−1に与えられ、RAMテーブル10へ書
き込まれる情報の1バイト目が上位データラッチ12−
1で保持される.その際にはフラグ設定回路14がセッ
ト状態(ゲート14aの出力がHレベル)となり、情報
の下位側となる2バイト目が書き込まれるときに、ゲー
ト34の出力でフラグ設定回路l4のフラグリセットが
行われる。
さらに、ゲート34の出力で第1バイト目が上位データ
ラッチ.1 2 − 1から送出されるとともに下位デ
ータバッファ12−2を介して下位側の2バイト目が取
り込まれ、計2バイトとなる情報がRAMテーブル10
に書き込まれる。
ラッチ.1 2 − 1から送出されるとともに下位デ
ータバッファ12−2を介して下位側の2バイト目が取
り込まれ、計2バイトとなる情報がRAMテーブル10
に書き込まれる。
また、フラグ設定回路14のフラグセット中において、
情報の上位側となる1バイト目の書き込みが行われると
きには、Hレベルの出力がフラグ設定回路14のゲート
14aからゲート38に与えられているので、ゲート2
8の出力はゲート38て阻止され、その出力がクロック
入力として上位データラッチ12−1に与えられること
はない。
情報の上位側となる1バイト目の書き込みが行われると
きには、Hレベルの出力がフラグ設定回路14のゲート
14aからゲート38に与えられているので、ゲート2
8の出力はゲート38て阻止され、その出力がクロック
入力として上位データラッチ12−1に与えられること
はない。
また、このときにはフラグ設定回路l4のゲート14b
からLレベルの出力がゲート18に与えられているので
、ゲート1日でアンド条件が成立し、その出力が得られ
る. このゲート18の出力はバスエラー信号BUS− ER
Rとしてバスマスタ側へ通知され、このため、DMAC
−ICとCPUの一方は他方がRAMテーブル10をア
クセス中であったことを認識できる. 第3図,第4図では本実施例の作用が各々説明されてい
る。
からLレベルの出力がゲート18に与えられているので
、ゲート1日でアンド条件が成立し、その出力が得られ
る. このゲート18の出力はバスエラー信号BUS− ER
Rとしてバスマスタ側へ通知され、このため、DMAC
−ICとCPUの一方は他方がRAMテーブル10をア
クセス中であったことを認識できる. 第3図,第4図では本実施例の作用が各々説明されてい
る。
第3図においては、最初にDMA(,ICが1バイト目
(上位)の書き込みを行い、2バイト目(下位)の書き
込みを行う前に、CPUが1バイト目(上位)の書き込
みを行う。
(上位)の書き込みを行い、2バイト目(下位)の書き
込みを行う前に、CPUが1バイト目(上位)の書き込
みを行う。
このCPUによる1バイト目の書き込み時にはRAMテ
ーブル側からバスエラー信号(BUS一ERR)がRA
Mテーブル側からCPUに通知され、CPUによるRA
Mテーブルの書き込みアクセスはDMAC−ICによる
書き込みアクセスが完了するまで待たされる。
ーブル側からバスエラー信号(BUS一ERR)がRA
Mテーブル側からCPUに通知され、CPUによるRA
Mテーブルの書き込みアクセスはDMAC−ICによる
書き込みアクセスが完了するまで待たされる。
また第4図においては、第3図とは逆に、CPUによる
書き込みアクセスが先に行われ、バスエラーがDMAC
−ICに通知されてそのDMAC−ICによる書き込み
アクセスが待たされる.以上説明したように本実施例に
よれば、加入者の接続情報を単位としてRAMテーブル
10がアクセスざれるので、回線接続の制御を常に誤り
なく行うことが可能となる. しかも、第3図,第4図から理解されるように、他系側
情報のコピー中に新たな情報を書き込むことが可能とな
る. また本実施例によれば、他系側情報のコピーがDMAC
−ICで代行されるので、CPUの負荷を軽減しながら
処理速度を高めることも可能となる。
書き込みアクセスが先に行われ、バスエラーがDMAC
−ICに通知されてそのDMAC−ICによる書き込み
アクセスが待たされる.以上説明したように本実施例に
よれば、加入者の接続情報を単位としてRAMテーブル
10がアクセスざれるので、回線接続の制御を常に誤り
なく行うことが可能となる. しかも、第3図,第4図から理解されるように、他系側
情報のコピー中に新たな情報を書き込むことが可能とな
る. また本実施例によれば、他系側情報のコピーがDMAC
−ICで代行されるので、CPUの負荷を軽減しながら
処理速度を高めることも可能となる。
[効果]
以上説明したように本発明によれば、情報の書き込み中
に別の情報の書き込みが開始されると、その新たな情報
の書き込み不能が通知されるので、DMA(,ICなど
の使用によりCPU負荷の軽減と処理の高速化を図りな
がら、システムの制御を誤りなく確実に行うことが可能
となる。
に別の情報の書き込みが開始されると、その新たな情報
の書き込み不能が通知されるので、DMA(,ICなど
の使用によりCPU負荷の軽減と処理の高速化を図りな
がら、システムの制御を誤りなく確実に行うことが可能
となる。
第1図は本発明の原理説明図、
第2図は実施例の構成説明図、
第31!!lは実施例の第1作用説明図、第4図は実施
例の第2作用説明図、 てある. 10・・・16ビット幅のRAMテーブルl2−1・・
・上位データラッチ 12−2・・・下位データバツファ 14・・・フラグ設定回路 l8・・・ゲート 20●・◆CPUバス 22・・・上位データバッファ 24・・・アドレスデコーダ 26. 28, 30, 32, 34.
3B. 38. 40・ ・・ゲート
例の第2作用説明図、 てある. 10・・・16ビット幅のRAMテーブルl2−1・・
・上位データラッチ 12−2・・・下位データバツファ 14・・・フラグ設定回路 l8・・・ゲート 20●・◆CPUバス 22・・・上位データバッファ 24・・・アドレスデコーダ 26. 28, 30, 32, 34.
3B. 38. 40・ ・・ゲート
Claims (1)
- 【特許請求の範囲】 複写すべき他系側の情報と新たに発生した情報とが書き
込まれる情報記憶手段(10)と、所定の幅で分割され
て順に送信された前記情報を受信して保持する情報受信
保持手段(12)と、先頭に送信された情報部分の保持
有無を記憶するフラグ手段(14)と、 後尾の情報部分が受信されたときに該情報部分および保
持中の全情報部分で形成される情報を情報記憶手段(1
0)に書き込む情報書込手段(16)と、 先頭送信の情報部分が保持されているときで新たな先頭
送信の情報部分が受信されたときに、情報書き込みの不
能を通知する書込不能通知手段(18)と、 を有する、ことを特徴とする二重化システム用記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1233155A JPH0395652A (ja) | 1989-09-08 | 1989-09-08 | 二重化システム用記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1233155A JPH0395652A (ja) | 1989-09-08 | 1989-09-08 | 二重化システム用記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0395652A true JPH0395652A (ja) | 1991-04-22 |
Family
ID=16950581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1233155A Pending JPH0395652A (ja) | 1989-09-08 | 1989-09-08 | 二重化システム用記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0395652A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309166B1 (en) | 1997-10-17 | 2001-10-30 | Olympus Optical Co., Ltd. | Wafer transfer device |
-
1989
- 1989-09-08 JP JP1233155A patent/JPH0395652A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309166B1 (en) | 1997-10-17 | 2001-10-30 | Olympus Optical Co., Ltd. | Wafer transfer device |
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