JPH0395652A - 二重化システム用記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 効果 ［概要〕 二重化システムにおいて現用側と待機側の両系に各々設
けられる記憶装置に間し、 ＣＰＵ負荷の軽減および処理の高速化を図りながらシス
テムの制御を誤りなく確実に行うことが可能となる装置
の提供を目的とし、 複写すべき他系の情報と新たに発生した情報とが書き込
まれる情報記憶手段と、所定の幅で分割されて順に送信
された前記情報を受信して保持する情報受信保持手段と
、先頭に送信された情報部分の保持有無を記憶するフラ
グ手段と、後尾の情報部分が受信されたときに該情報部
分および保持中の全情報部分で形成される情報を情報記
憶手段に書き込む情報書込手段と、先頭送信の情報部分
が保持されているときて新たな先頭送信の情報部分が受
信されたときに、情報書き込みの不能を通知する書込不
能通知手段と、により構成される。

［産業上の利用分野］ 本発明は、二重化システムにおいて現用側と待機側の両
系に各々設けられる記ｔ！Ｈ置に間する。

二重化システムでは同一の機能を有した現用側と待機側
の系が用意され、現用例で障害が発生した場合には、そ
の系に代えて待機側の系がシステムの運用に使用される
． これにより、障害発生を原因としたシステム運用の停止
が回避され、システムの無休化を図ること可能となる． それら系の運転は自系の記憶装置に格納されていた運用
情報を用いて各々行われており、したがって、両系の運
用情報を同一化することが必要となる． このため、一方の系に対する電源供給が停止ざれてその
保守が行われる場合のように、両系の間で運用情報が相
違するおそれが生じたときには、運用側から保守側へ運
用情報がコピー（複写）される． また、新たな運用情報が得られたときには、その情報が
両系の記憶装置に書き込まれる．［従来の技術］ 回線の接続制御を行う通信用の二重化システムにおいて
は、両系で運用情報（各加入者の接続情報）を各々記憶
するＲＡＭテーブル（記憶装置）が使用されており、そ
れらＲＡＭテーブルの容量は一般に数キロバイトに及ぶ
。

また、両ＲＡＭテーブルに書き込むべき新たな情報はＣ
ＰＵで得られ、有効データ幅の狭いＣＰＵバス（８ビッ
ト＝１バイト）を介してこれより広い有効データ＠（１
６ビット＝２バイト）のＲＡＭテーブルへ送出される． ＣＰＵ側においては、系間の情報コピーを指示するタス
クと新情報の書き込みを指示するタスクとが予め用意さ
れ、タスク側から所定のソフトウエアドライバ（拡張Ｏ
Ｓの一部）にＰＩＯ−ＳＶＣ（周辺Ｉ／Ｏスーパーバイ
ザーコール）が発行される。

ただし、系間で情報のコピーが行われる場合には、コピ
ー先のＲＡＭテーブルが大容量でコピーすべき情報量が
多く、コピー処理に要する時間がＣＰＵの動作スケジュ
ールに影響を与えるので、その影響が生じない程度まで
コピー先のテーブルを分割したエリアに対してＰＩＪＳ
ＶＣが各々発行される． 一方、上記のソフトウエアドライバでは、ＰＴｏ−ｓｖ
ｃが発行順に処理され、後続のＰＩＯＳｖＣは先のＰＩ
３ＳＶＣが処理されるまで待たされる． そして、系間の情報コピーが指示ざれたかあるいは新情
報の書き込みが指示ざれたかは受信したＰＩＯ−ＳＶＣ
の内部パラメータにより判断される。

その際に系間情報コピーの指示受信が確認されると、現
用側からの情報読み出し，待［＠Ｊへの情報書き込みが
終了するごとにアドレスをインクリメントする動作が繰
り返され、分割エリアのコピーが完了したときにそのｐ
ｒｏ−ｓｖｃの処理が終了される（Ｐ　Ｉ　Ｏ　−　Ｄ
ＯＮ）．具体的には、１バイト分の情報読み出しと情報
書き込みを行うためにアドレスを修飾し、分割エリアの
最後に達したか否かを判断する処理が繰り返される内容
のプログラムが実行され、これにより糸間で情報がコピ
ーされる． そしてＲＡＭテーブル側では、それらのアドレスが同一
とされることにより同一の情報が一回のＣＰＵアクセス
で書き込まれるハードウエア構成が採用されており、情
報の読み出しは現用側でのみ有効となる（同期運転モー
ド）． また、コピー先よりも有効データ幅の狭いＣＰＵ送出の
コピー情報がコピー先へ部分的に一旦書き込まれると、
その情報内容で示される加入者の接続内容が一時的に矛
盾したものとなり、このため、その情報を用いた回線接
続の制御に誤りが生ずる。

そこで、コピー先の有効データ幅分だけ受信されるまで
コピー情報が保持され、このデータ幅分が受信されたと
きにコピー情報が一括して書き込まれる。

たとえば、コピー情報の有効データ幅が８ビット（１バ
イト）てコビー先（ＲＡＭテーブル）の有効データ幅が
１６ビット（２バイト）の場合、一回の書き込み動作時
にはその情報が保持されて実際には書き込みが行われず
、２回目の書き込み動作時にその情報と保持情報の計１
６ビット（２バイト）分が一度に書き込まれる． なお、新情報の書き込み指示が前記のソフトウエアドラ
イバで確認された場合にも、上記と同様にして同一の新
情報が同期運転モードを利用して両系に書き込まれる． 以上のように、系間の情報コピーが分割して行われるの
で、その間に新情報書き込みの処理を挿入できる． したがって、系間で情報がコピーされているときに、そ
の終了を待つことなく、新たな情報（ｌ加人者分の接続
情報）を両系に書き込むことが可能となる． そしてｐｒｏ−ｓｖｃが発行順に処理されるので、ドラ
イバ側の動作状態を意識することなくタスク側からアク
セス要求を送出できる．さらに、書き込み先の有効デー
タ幅分だけ書き込むべき情報が受信された時点で、これ
らが同時に書き込まれ、それ以前では書き込まれないの
で、回線接続の制御を誤りなく確実に行うことが可能と
なる． また、一回のＣＰＵアクセスで両系に対する情報の書き
込みが同時に行われるので、ＣＰＵアクセスの回数を削
除でき、このためその処理負荷を軽減できる． なお、同期運転モードく書き込みが両系に対して有効で
、読み出しが一方についてのみ有効）では系間の情報コ
ピーおよび新情報の書き込みが現用側に対しても行われ
るが、その書き込み情報の内容がそれまでのものと同一
であるので、現用側の運転になんらの影響も生じさせる
ことがない．ところが以上のシステムにおいては、分割
された各エリアについてアドレス修飾とエリアコビーの
終了判断が前述のように繰り返されるので、ＣＰＵ処理
のステップ数が膨大となり、したがって系間の情報コピ
ーに長時間を要する． また、分割された各エリアに対してＰＩＪＳＶＣが発行
されるので、これらの受信のためにＣＰＵのオーバーヘ
ッド時間が増加し、その結果、ＣＰＵの処理負荷が高ま
る． このため、単純作業となる系間の情報コピーを汎用のＤ
ＭＡＣ−ＩＣに代行させる提案が行われている． その提案においては、ＣＰＵの負荷率に応じてＣＰＵバ
ス使用権の要求頻度が自動１Ａ！！ｌされるモードでＤ
ＭＡＣｊＣが使用される． このモードではＤＭＡ（，ＩＣから適切な頻度でＣＰＵ
バスの使用権がＣＰｔＪへ返却されるので、ＣＰＵ側も
処理を実行でき、また、アドレス條飾とエリアコビー終
了の判断がハードウエアで行われるので、系間の情報コ
ピーに要する時間を大幅に短縮することが可能となる。

［発明が解決しようとする課題コ ＤＭＡＣ−ＩＣのバスリクエスト発生が外部から人力さ
れたクロックのカウント値を基準としており、新情報の
書き込みが途中まで行われたかあるいは完了したかをＤ
ＭＡ（，ＩＣ側で判断できないので、新情報の一部（前
述の例では１バイト）に対する書き込み処理が行われた
のみで全体（前述の例では２バイト）に対する書き込み
処理が完了していないときに、ＤＭＡＣ−ＩＣからＣＰ
Ｕバスの使用権が要求される． また、ＤＭＡＣ−ＩＣでは情報のコピーがバイト単位で
管理ざれ、各加入者に対応した２バイト単位でその管理
を行えないので、例えばある加入者の接続情報が１バイ
ト分コピーされた後で２バイト目がコピーされる前に獲
得中のバス使用権がＣＰＵに返却される． すなわち、ある加入者に間する情報の全て（前述の例で
は２バイト）が書き込まれたか否かにかカワラず、ＣＰ
Ｕ．ＤＭＡＣ−ＩＣ間でバス使用権が移動するので、書
き込まれた情報の内容が一時的に矛盾したものとなる． このため、その間に回線接続の制御を行うことが不可能
となる。

本発明は上記の事情に鑑みてなされたものであり、その
目的は、ＣＰＵｊｌ荷の軽減及び処理の高速化を図りな
がらシステムの制御を誤りなく確実に行える２這化シス
テム用の記ｔ！装置を提供することにある． ［課題を解決するための手段］ 上記目的を達成するために、本発明に係る装置は第１図
のように構成されている． 複写すべき他系側の情報と新たに発生した情報とは所定
幅の単位で分割され、それらは順に送信されて情報受信
保持手段１２に与えられる．情報受信保持手段ｌ２では
与えられた各情報部分（上記情報を分割したもの）の受
信と保持とが行われ、先頭に送信ざれた情報部分の保持
有無がフラグ手段ｌ４で記憶される． その後、後尾の情報部分が情報受信保持手段１２で受信
されると、その情報部分と情報受信保持手段ｌ２で保持
中の全情報部分て形成ざれる情報が情報書込手段１６に
より情報記憶手段１０へ書き込まれる． また、先頭に送信された情報部分が保持ざれているとき
に新たな先頭送信の情報部分が情報受信保持手段１２で
受信されると、Ｗｒたな情報の書き込み不能が書込不能
通知手段ｌ８により通知される。

［作用］ 本発明では、情報の書き込みが開始されると、その開始
を示すフラグが立てられる。

そして情報の書き込み中に新たな情報の書き込みが行わ
れる場合には、その書き込みの不能が通知される． ［実施例コ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する． 第２図のＲＡＭテーブル１０には有効ビット幅が１６ビ
ット（２バイト）のチップが使用されており、これに他
系側の情報と新たに発生した情報（加入者の接続情報）
とが書き込まれる．それらの情報は８ビット幅のＣＰＵ
バス２０へ１バイトずつ２回に分けて送出され、コピー
情報と新情報はＤＭＡＣ−ＩＣとＣＰＵから各々送出さ
れる． そしてＲＡＭテーブル１０へ書き込むべき情報の１バイ
ト目（上位ＩＩ！ｌ）はフリップフロップ構成の上位デ
ータラッチ】２−１で受信され、保持される． そして次に送信された２バイト目（下位ｇＭ）は下位デ
ータバッファ１２−２で受信され、上位データラッチ１
２−１で保持されていた上位側の１バイト目と下位デー
タバッファ１２−１で受信された下位側の２バイト目と
が１６ビット幅のＲＡＭテーブル１０に一括して書き込
まれる。

またＲＡＭテーブル１０から読み出された情報の上位側
１バイトは上位データバッフ７２２を介してＣＰＵバス
２０へ送出され、下位側の２バイト目は下位データバッ
ファ１２−２を介して同ＣＰＵバス２０へ送出される． なお、下位データバッファｌ２−２は双方向ゲートで構
成されており、上位データバッファ２２は単方向ゲート
で構成されている。

このように、ＲＡＭテーブル１０に対する書込アクセス
は情報の１バイト目と２バイト目が順に行われており、
ＤＭＡ（，ＩＣ．ＣＰＵではその順でアクセスアドレス
が制御される． そしてＲＡＭテーブル１０のアクセスアドレスはデータ
Ａ１〜ＡＸｘて示されており、上位側と下位側のアクセ
スはアドレスデータＡＯで判別ざれる。

また、ＲＡＭテーブル１０のアクセスが読み出しモード
で行われるか書き込みモードで行われるかはデータＲ／
Ｗで示される。

第２図において、アドレスデータＡ１〜ＡＸＸはアドレ
スデコーダ２４に与えられており、その出力はゲー｝２
６．２８．３０．３４に与えられる． またアドレスデータＡＯはゲート２６．２８に与えられ
、そしてゲート３２を介してゲート３０．３４にも与え
られる． ざらにデータＲ／Ｗはゲー｝３４．２８に与えられ、そ
してゲート３６を介してゲー｝３０．２６およびＲＡＭ
テーブル１０（端子ＯＥ）に与えられる。

前記のゲート２６ではＲＡＭテーブル１０から情報の上
位側１バイトが読み出されるときに出力が得られ、その
出力は上位データバッファ２２（端子ＥＮ）に与えられ
る． またゲート３０てはＲＡＭテーブル１０から情報の下位
側１バイトが読み出されるときに出力が得られ、その出
力は下位データバッファｌ２−２（端子ＡＥＮ）とゲー
ト４０に与えられる．なお、ゲート４０の出力はＲＡＭ
テーブル１０（端子ＬＳ）に与えられる． さらにゲート２日では情報の１バイト目がＲＡＭテーブ
ル１０へ書き込まれるときに出力が得られ、その出力は
フラグ設定回路１４のゲート１４ａ（ＮＡＮＤ）．　　
ゲート１８，ゲート３８に与えられる． そしてゲート３４ではＲＡＭテーブル１０に情報の２バ
イト目が書き込まれるときに出力が得られ、その出力は
上位データラッチ１２−１（端子で１），下位データバ
ッファ１２−２（端子『Ｉ『）．ゲート４０．ＲＡＭテ
ーブル１０（端子ＷＥ），フラグ設定回路１４のゲー｝
１４ｂに与えられる． このフラグ設定回路１４ではゲート１４ａの出力がゲー
｝１４ｂに与えられ、ゲー｝　１４ｂの出力がゲート１
４ｂに与えられる。

また、ゲート１４ａの出力はゲート３日に与えられ、ゲ
ート１４ｂの出力はゲー｝１８に与えられる。

ここで、情報の上位側となる１バイト目が書き込まれる
場合には、まず、データＡＯ，Ｒ／ＷがともにＬレベル
となりゲート２８の出力がＬレベルとなる． そしてゲート２日の出力がゲート３日を介して上位デー
タラッチｌ２−１に与えられ、ＲＡＭテーブル１０へ書
き込まれる情報の１バイト目が上位データラッチ１２−
１で保持される．その際にはフラグ設定回路１４がセッ
ト状態（ゲート１４ａの出力がＨレベル）となり、情報
の下位側となる２バイト目が書き込まれるときに、ゲー
ト３４の出力でフラグ設定回路ｌ４のフラグリセットが
行われる。

さらに、ゲート３４の出力で第１バイト目が上位データ
ラッチ．１　２　−　１から送出されるとともに下位デ
ータバッファ１２−２を介して下位側の２バイト目が取
り込まれ、計２バイトとなる情報がＲＡＭテーブル１０
に書き込まれる。

また、フラグ設定回路１４のフラグセット中において、
情報の上位側となる１バイト目の書き込みが行われると
きには、Ｈレベルの出力がフラグ設定回路１４のゲート
１４ａからゲート３８に与えられているので、ゲート２
８の出力はゲート３８て阻止され、その出力がクロック
入力として上位データラッチ１２−１に与えられること
はない。

また、このときにはフラグ設定回路ｌ４のゲート１４ｂ
からＬレベルの出力がゲート１８に与えられているので
、ゲート１日でアンド条件が成立し、その出力が得られ
る． このゲート１８の出力はバスエラー信号ＢＵＳ−　ＥＲ
Ｒとしてバスマスタ側へ通知され、このため、ＤＭＡＣ
−ＩＣとＣＰＵの一方は他方がＲＡＭテーブル１０をア
クセス中であったことを認識できる． 第３図，第４図では本実施例の作用が各々説明されてい
る。

第３図においては、最初にＤＭＡ（，ＩＣが１バイト目
（上位）の書き込みを行い、２バイト目（下位）の書き
込みを行う前に、ＣＰＵが１バイト目（上位）の書き込
みを行う。

このＣＰＵによる１バイト目の書き込み時にはＲＡＭテ
ーブル側からバスエラー信号（ＢＵＳ一ＥＲＲ）がＲＡ
Ｍテーブル側からＣＰＵに通知され、ＣＰＵによるＲＡ
Ｍテーブルの書き込みアクセスはＤＭＡＣ−ＩＣによる
書き込みアクセスが完了するまで待たされる。

また第４図においては、第３図とは逆に、ＣＰＵによる
書き込みアクセスが先に行われ、バスエラーがＤＭＡＣ
−ＩＣに通知されてそのＤＭＡＣ−ＩＣによる書き込み
アクセスが待たされる．以上説明したように本実施例に
よれば、加入者の接続情報を単位としてＲＡＭテーブル
１０がアクセスざれるので、回線接続の制御を常に誤り
なく行うことが可能となる． しかも、第３図，第４図から理解されるように、他系側
情報のコピー中に新たな情報を書き込むことが可能とな
る． また本実施例によれば、他系側情報のコピーがＤＭＡＣ
−ＩＣで代行されるので、ＣＰＵの負荷を軽減しながら
処理速度を高めることも可能となる。

［効果］ 以上説明したように本発明によれば、情報の書き込み中
に別の情報の書き込みが開始されると、その新たな情報
の書き込み不能が通知されるので、ＤＭＡ（，ＩＣなど
の使用によりＣＰＵ負荷の軽減と処理の高速化を図りな
がら、システムの制御を誤りなく確実に行うことが可能
となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は実施例の構成説明図、 第３１！！ｌは実施例の第１作用説明図、第４図は実施
例の第２作用説明図、 てある． １０・・・１６ビット幅のＲＡＭテーブルｌ２−１・・
・上位データラッチ １２−２・・・下位データバツファ １４・・・フラグ設定回路 ｌ８・・・ゲート ２０●・◆ＣＰＵバス ２２・・・上位データバッファ ２４・・・アドレスデコーダ ２６．　　２８，　　３０，　　３２，　　３４．　　
３Ｂ．　　３８．　　４０・　・・ゲート

Claims (1)

1. 【特許請求の範囲】 複写すべき他系側の情報と新たに発生した情報とが書き
   込まれる情報記憶手段（１０）と、所定の幅で分割され
   て順に送信された前記情報を受信して保持する情報受信
   保持手段（１２）と、先頭に送信された情報部分の保持
   有無を記憶するフラグ手段（１４）と、 後尾の情報部分が受信されたときに該情報部分および保
   持中の全情報部分で形成される情報を情報記憶手段（１
   ０）に書き込む情報書込手段（１６）と、 先頭送信の情報部分が保持されているときで新たな先頭
   送信の情報部分が受信されたときに、情報書き込みの不
   能を通知する書込不能通知手段（１８）と、 を有する、ことを特徴とする二重化システム用記憶装置
   。