JPH076117A - データ転送方式及びデータ転送装置 - Google Patents
データ転送方式及びデータ転送装置Info
- Publication number
- JPH076117A JPH076117A JP14805493A JP14805493A JPH076117A JP H076117 A JPH076117 A JP H076117A JP 14805493 A JP14805493 A JP 14805493A JP 14805493 A JP14805493 A JP 14805493A JP H076117 A JPH076117 A JP H076117A
- Authority
- JP
- Japan
- Prior art keywords
- data transfer
- data
- cpu
- controller
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 データ転送の高速化を安価に実現できるよう
にする。 【構成】 ＨＤＤ４からＳＣＳＩコントローラ３を介し
てメモリ５へ、ＣＰＵ１によるポーリング方式でデータ
を転送するが、転送元であるＳＣＳＩコントローラに有
効なリードデータが存在するかどうかを、ハードウエア
であるデータ転送制御部２がＤＲＥＱ信号によって判断
し、その結果をＣＰＵ１へＤＴＡＣＫ信号又はＢＥＲＲ
信号で通知する。
にする。 【構成】 ＨＤＤ４からＳＣＳＩコントローラ３を介し
てメモリ５へ、ＣＰＵ１によるポーリング方式でデータ
を転送するが、転送元であるＳＣＳＩコントローラに有
効なリードデータが存在するかどうかを、ハードウエア
であるデータ転送制御部２がＤＲＥＱ信号によって判断
し、その結果をＣＰＵ１へＤＴＡＣＫ信号又はＢＥＲＲ
信号で通知する。
Description
【０００１】
【産業上の利用分野】この発明は、データエントリシス
テム等の各種情報処理システムにおいて、周辺機器（Ｉ
／Ｏ）と本体のメモリ間でデータ転送を行なうためのデ
ータ転送方式及びその装置に関する。
テム等の各種情報処理システムにおいて、周辺機器（Ｉ
／Ｏ）と本体のメモリ間でデータ転送を行なうためのデ
ータ転送方式及びその装置に関する。
【０００２】
【従来の技術】近年、各種情報処理システムの高速化が
進んでおり、その周辺機器たとえばハードディスク装置
などは、データ転送速度が２．５ＭＢ／Ｓ以上のものが
出回っている。しかしながら、そのハードディスク装置
（Ｉ／Ｏ）とのデータ転送に使用可能なＤＭＡＣ（ダイ
レクト・メモリ・アクセス・コントローラ）で安価なも
のがない。また、現状のＤＭＡＣを使用した場合の転送
速度は、２．５ＭＢ／Ｓがやっとであろう。
進んでおり、その周辺機器たとえばハードディスク装置
などは、データ転送速度が２．５ＭＢ／Ｓ以上のものが
出回っている。しかしながら、そのハードディスク装置
（Ｉ／Ｏ）とのデータ転送に使用可能なＤＭＡＣ（ダイ
レクト・メモリ・アクセス・コントローラ）で安価なも
のがない。また、現状のＤＭＡＣを使用した場合の転送
速度は、２．５ＭＢ／Ｓがやっとであろう。
【０００３】従来のデータ転送方式には、上記のＤＭＡ
Ｃを用いて直接メモリをアクセスするＤＭＡ方式と、Ｃ
ＰＵ（中央処理装置）によるポーリング方式とがある。
ＣＰＵによるポーリング方式は、図６のフローチャート
に示すように、ＳＣＳＩ（スモール・コンピュータ・シ
ステム・インタフェース）コントローラのステータスを
チェックしながらデータを転送（ＳＣＳＩコントローラ
のアドレスＡ０のデータを転送先メモリの番地Ａ１に転
送）する方式である。
Ｃを用いて直接メモリをアクセスするＤＭＡ方式と、Ｃ
ＰＵ（中央処理装置）によるポーリング方式とがある。
ＣＰＵによるポーリング方式は、図６のフローチャート
に示すように、ＳＣＳＩ（スモール・コンピュータ・シ
ステム・インタフェース）コントローラのステータスを
チェックしながらデータを転送（ＳＣＳＩコントローラ
のアドレスＡ０のデータを転送先メモリの番地Ａ１に転
送）する方式である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡ方式は、回路が高価になる割に期待するほど転送
速度が上がらないという問題があった。一方、ＣＰＵに
よるポーリング方式は、特別な回路を必要としないので
最も安価だが、転送速度が遅いという問題がある。
ＤＭＡ方式は、回路が高価になる割に期待するほど転送
速度が上がらないという問題があった。一方、ＣＰＵに
よるポーリング方式は、特別な回路を必要としないので
最も安価だが、転送速度が遅いという問題がある。
【０００５】この発明は、このような従来のデータ転送
方式及びデータ転送装置による問題を解決するためにな
されたものであり、安価な装置でデータ転送の高速化を
実現できるようにすることを目的とする。
方式及びデータ転送装置による問題を解決するためにな
されたものであり、安価な装置でデータ転送の高速化を
実現できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記の目的を
達成するため、ＣＰＵによるポーリング方式のデータ転
送方式において、転送元に有効なリードデータが存在す
るかどうかをハードウエアで判断するようにしたデータ
転送方式と、この方式を実現するために、転送元に有効
なリードデータが存在するかどうかを判断してその結果
を前記ＣＰＵへ通知するデータ転送制御部を設けたデー
タ転送装置を提供する。
達成するため、ＣＰＵによるポーリング方式のデータ転
送方式において、転送元に有効なリードデータが存在す
るかどうかをハードウエアで判断するようにしたデータ
転送方式と、この方式を実現するために、転送元に有効
なリードデータが存在するかどうかを判断してその結果
を前記ＣＰＵへ通知するデータ転送制御部を設けたデー
タ転送装置を提供する。
【０００７】
【作用】この発明によれば、ＣＰＵがデータ転送を行な
う際に、転送元に有効なリードデータが存在するかどう
かのステータスチェック部分をハードウェア（データ転
送制御部）で実行することにより、ＣＰＵの負荷を低減
してデータ転送の高速化を安価に実現する。
う際に、転送元に有効なリードデータが存在するかどう
かのステータスチェック部分をハードウェア（データ転
送制御部）で実行することにより、ＣＰＵの負荷を低減
してデータ転送の高速化を安価に実現する。
【０００８】
【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１は、この発明によるデータ転送方
式を実施するためのデータ転送装置を備えた情報処理装
置の要部のハード構成を示すブロック図である。この実
施例は、ＣＰＵとして６８０２０を用いてＳＣＳＩコン
トローラから内部のメモリにデータを転送する例であ
る。
体的に説明する。図１は、この発明によるデータ転送方
式を実施するためのデータ転送装置を備えた情報処理装
置の要部のハード構成を示すブロック図である。この実
施例は、ＣＰＵとして６８０２０を用いてＳＣＳＩコン
トローラから内部のメモリにデータを転送する例であ
る。
【０００９】図１において、１は情報処理システム本体
内のＣＰＵ（６８０２０）、２はデータ転送制御部、３
はＳＣＳＩコントローラ、４は周辺機器であるハードデ
ィスク装置（以下「ＨＤＤ」と略称する）、５は本体内
のＲＡＭ等リード／ライト可能なメモリ、６はアドレス
デコーダである。
内のＣＰＵ（６８０２０）、２はデータ転送制御部、３
はＳＣＳＩコントローラ、４は周辺機器であるハードデ
ィスク装置（以下「ＨＤＤ」と略称する）、５は本体内
のＲＡＭ等リード／ライト可能なメモリ、６はアドレス
デコーダである。
【００１０】ここでは、ＨＤＤ４からデータをメモリ５
に転送する例をとり説明する。この実施例は、ＣＰＵ１
によるポーリング方式にデータ転送制御部２を付加する
ことによって、ＳＣＳＩコントローラ３に有効なリード
データが存在するかどうかを判断するステータスチェッ
ク動作をハードウェア（データ転送制御部２）で実行す
ることによって、高速データ転送を実現させたものであ
る。この場合のデータの流れは次のようになる。
に転送する例をとり説明する。この実施例は、ＣＰＵ１
によるポーリング方式にデータ転送制御部２を付加する
ことによって、ＳＣＳＩコントローラ３に有効なリード
データが存在するかどうかを判断するステータスチェッ
ク動作をハードウェア（データ転送制御部２）で実行す
ることによって、高速データ転送を実現させたものであ
る。この場合のデータの流れは次のようになる。
【００１１】ＨＤＤ４→ＳＣＳＩコントローラ３→ＣＰ
Ｕ１の内部レジスタ→メモリ５
Ｕ１の内部レジスタ→メモリ５
【００１２】図２乃至図４はこの実施例によるデータ転
送のタイミングチャートであり、図２はＤＲＥＱ信号が
アクティブな場合、図３は一定時間内にＤＲＥＱ信号が
アクティブになる場合、図４は一定時間内にＤＲＥＱ信
号がアクティブにならなかった場合である。図５はこの
実施例のＣＰＵ１によるデータ転送処理のフローチャー
トである。
送のタイミングチャートであり、図２はＤＲＥＱ信号が
アクティブな場合、図３は一定時間内にＤＲＥＱ信号が
アクティブになる場合、図４は一定時間内にＤＲＥＱ信
号がアクティブにならなかった場合である。図５はこの
実施例のＣＰＵ１によるデータ転送処理のフローチャー
トである。
【００１３】ここで、ＣＰＵ１がＨＤＤ４のデータをＳ
ＣＳＩコントローラ３から読み込もうとする時、すでに
ＳＣＳＩコントローラ３内にデータが有る場合は、デー
タ転送制御部２が直ちにＳＣＳＩコントローラ３に対し
てＲＤ信号とＤＡＣＫ信号を送出する。そして、データ
バス７にリードデータが安定する時間を見はからって、
データ転送制御部２はＣＰＵ１に対してバスサイクルの
正常終了と現在のバスサイクルの終結を要求するＤＴＡ
ＣＫ信号を送出する。
ＣＳＩコントローラ３から読み込もうとする時、すでに
ＳＣＳＩコントローラ３内にデータが有る場合は、デー
タ転送制御部２が直ちにＳＣＳＩコントローラ３に対し
てＲＤ信号とＤＡＣＫ信号を送出する。そして、データ
バス７にリードデータが安定する時間を見はからって、
データ転送制御部２はＣＰＵ１に対してバスサイクルの
正常終了と現在のバスサイクルの終結を要求するＤＴＡ
ＣＫ信号を送出する。
【００１４】ここで問題となるのが、ＳＣＳＩコントロ
ーラ３内に有効データが存在するかどうかの判断であ
る。その判断は、ＳＣＳＩコントローラ３が出力するＤ
ＲＥＱ信号にて行なう。ＤＥＲＱ信号は、本来はＤＭＡ
Ｃに入力される信号であって、ＳＣＳＩコントローラ３
内に有効データが存在する場合にその引き取りを要求す
る信号である。
ーラ３内に有効データが存在するかどうかの判断であ
る。その判断は、ＳＣＳＩコントローラ３が出力するＤ
ＲＥＱ信号にて行なう。ＤＥＲＱ信号は、本来はＤＭＡ
Ｃに入力される信号であって、ＳＣＳＩコントローラ３
内に有効データが存在する場合にその引き取りを要求す
る信号である。
【００１５】上記の場合とは反対に、ＣＰＵ１がＳＣＳ
Ｉコントローラ３にアクセスに行った時、有効データが
存在しなかった場合は、ある一定時間内にＤＲＥＱ信号
がアクティブになれば、データ転送制御部２はＤＴＡＣ
Ｋ信号で応答するが、一定時間内にアクティブにならな
かった場合は、そのバスサイクルが失敗した事を告げる
ＢＥＲＲ信号をＣＰＵ１へ送出する。ＢＥＲＲ信号によ
る終結は、ディスクのセクタの切れ目や、シーク動作が
伴なう場合に発生するものと考えておかなければならな
い。
Ｉコントローラ３にアクセスに行った時、有効データが
存在しなかった場合は、ある一定時間内にＤＲＥＱ信号
がアクティブになれば、データ転送制御部２はＤＴＡＣ
Ｋ信号で応答するが、一定時間内にアクティブにならな
かった場合は、そのバスサイクルが失敗した事を告げる
ＢＥＲＲ信号をＣＰＵ１へ送出する。ＢＥＲＲ信号によ
る終結は、ディスクのセクタの切れ目や、シーク動作が
伴なう場合に発生するものと考えておかなければならな
い。
【００１６】そこで、ＢＥＲＲ信号を受けたＣＰＵ１は
バスエラー例外処理の中で、リードデータを何番地まで
転送したとかいう再開に必要な情報をセーブする。ＤＲ
ＥＱ信号はＣＰＵ１の割込み要求信号としても使用され
るので、再びＨＤＤ４からのデータ転送が再開され、Ｓ
ＣＳＩコントローラ３内にデータが揃うと、ＤＲＥＱ信
号でＣＰＵ１にディスクリードの再開を割込み通知する
ことができる。以上の動作で高速データ転送を実現させ
ることができる。
バスエラー例外処理の中で、リードデータを何番地まで
転送したとかいう再開に必要な情報をセーブする。ＤＲ
ＥＱ信号はＣＰＵ１の割込み要求信号としても使用され
るので、再びＨＤＤ４からのデータ転送が再開され、Ｓ
ＣＳＩコントローラ３内にデータが揃うと、ＤＲＥＱ信
号でＣＰＵ１にディスクリードの再開を割込み通知する
ことができる。以上の動作で高速データ転送を実現させ
ることができる。
【００１７】このように、この発明によるデータ転送方
式では、ＤＭＡＣの機能をＣＰＵが代行し、且つ転送元
に有効なリードデータが存在するかどうかのステータス
チェック部分をハードウェアであるデータ転送制御部２
で実行することにより、ＣＰＵの負荷を低減して高速な
データ転送を可能にする。しかも、この方式ではＤＭＡ
Ｃを必要としないため、コストの面でもメリットがあ
る。
式では、ＤＭＡＣの機能をＣＰＵが代行し、且つ転送元
に有効なリードデータが存在するかどうかのステータス
チェック部分をハードウェアであるデータ転送制御部２
で実行することにより、ＣＰＵの負荷を低減して高速な
データ転送を可能にする。しかも、この方式ではＤＭＡ
Ｃを必要としないため、コストの面でもメリットがあ
る。
【００１８】
【発明の効果】以上説明してきたように、この発明にれ
ば、各種情報処理システムにおける周辺機器から内部の
メモリ等へのデータ転送の高速化を安価に実現すること
ができる。
ば、各種情報処理システムにおける周辺機器から内部の
メモリ等へのデータ転送の高速化を安価に実現すること
ができる。
【図１】この発明によるデータ転送方式を実施するため
のデータ転送装置を備えた情報処理装置の要部のハード
構成を示すブロック図である。
のデータ転送装置を備えた情報処理装置の要部のハード
構成を示すブロック図である。
【図２】図１の実施例によるデータ転送時にＤＲＥＱ信
号がアクティブな場合のタイミングチャートである。
号がアクティブな場合のタイミングチャートである。
【図３】同じく一定時間内にＤＲＥＱ信号がアクティブ
になる場合のタイミングチャートである。
になる場合のタイミングチャートである。
【図４】同じく一定時間内にＤＲＥＱ信号がアクティブ
にならなかった場合のタイミングチャートである。
にならなかった場合のタイミングチャートである。
【図５】図１のＣＰＵ１によるデータ転送処理のフロー
チャートである。
チャートである。
【図６】従来のＣＰＵによるポーリング方式のデータ転
送処理のフローチャートである。
送処理のフローチャートである。
１：ＣＰＵ ２：データ転送制御部 ３：ＳＣ
ＳＩコントローラ ４：ハードディスク装置（ＨＤＤ） ５：メモリ ６：アドレスデコーダ ７：データバス ８：
アドレスバス
ＳＩコントローラ ４：ハードディスク装置（ＨＤＤ） ５：メモリ ６：アドレスデコーダ ７：データバス ８：
アドレスバス
Claims (2)
- 【請求項１】 ＣＰＵによるポーリング方式のデータ転
送方式において、転送元に有効なリードデータが存在す
るかどうかをハードウエアで判断するようにしたことを
特徴とするデータ転送方式。 - 【請求項２】 ＣＰＵによるポーリング方式のデータ転
送装置において、転送元に有効なリードデータが存在す
るかどうかを判断してその結果を前記ＣＰＵへ通知する
データ転送制御部を設けたことを特徴とするデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805493A JPH076117A (ja) | 1993-06-18 | 1993-06-18 | データ転送方式及びデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805493A JPH076117A (ja) | 1993-06-18 | 1993-06-18 | データ転送方式及びデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076117A true JPH076117A (ja) | 1995-01-10 |
Family
ID=15444135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805493A Pending JPH076117A (ja) | 1993-06-18 | 1993-06-18 | データ転送方式及びデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4960011A (en) * | 1988-07-27 | 1990-10-02 | Toyoda Koki Kabushiki Kaisha | Differential drive mechanism |
| US20220058295A1 (en) * | 2020-08-20 | 2022-02-24 | Micron Technology, Inc. | Safety and security for memory |
-
1993
- 1993-06-18 JP JP14805493A patent/JPH076117A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4960011A (en) * | 1988-07-27 | 1990-10-02 | Toyoda Koki Kabushiki Kaisha | Differential drive mechanism |
| US20220058295A1 (en) * | 2020-08-20 | 2022-02-24 | Micron Technology, Inc. | Safety and security for memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5887194A (en) | Locking protocol for peripheral component interconnect utilizing master device maintaining assertion of lock signal after relinquishing control of bus such that slave device remains locked | |
| EP0870240B1 (en) | Dynamic deferred transaction mechanism | |
| US6983337B2 (en) | Method, system, and program for handling device interrupts | |
| KR970705793A (ko) | 컴퓨터 시스템의 버스사이의 투명 브리지 및 단일 논리 버스로서 동작하도록 그러한 버스를 인터페이스하는 방법(a transparent bridge between buses of a computer system and a method of interfacing the buses to operate as a single logical bus) | |
| US6789142B2 (en) | Method, system, and program for handling interrupt requests | |
| US7415555B2 (en) | Bus bridge device | |
| US6301627B1 (en) | Method/system for identifying delayed predetermined information transfer request as bypassable by subsequently-generated information transfer request using bypass enable bit in bridge translation control entry | |
| JP3600536B2 (ja) | 書き込みデータの破壊を制限する方法及びシステムとｐｃｉバス・システム | |
| JPH0556548B2 (ja) | ||
| JPH076117A (ja) | データ転送方式及びデータ転送装置 | |
| US6205507B1 (en) | Memory coherency in a processor-to-bus cycle in a multi-processor system | |
| US7343522B2 (en) | Apparatus having a transfer mode abnormality detecting function, storage controlling apparatus, and interface module for the storage controlling apparatus | |
| JP3261665B2 (ja) | データ転送方法及びデータ処理システム | |
| JPH1097489A (ja) | 磁気ディスク装置のブロック長変換方法及びブロック長変換装置 | |
| JP2001265653A (ja) | データ処理装置 | |
| JP2537541B2 (ja) | Ｄｍａ制御方式 | |
| JP2985937B2 (ja) | デバイス制御装置およびバス・ブリッジ制御装置 | |
| JPH02307123A (ja) | 計算機 | |
| JPH0239342A (ja) | Ｒａｍディスクの記憶保全方式 | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JP3056169B2 (ja) | データ送受信方式とその方法 | |
| KR950009572B1 (ko) | 고속 중형 컴퓨터에서 고속 온라인 백업 방법 | |
| JPS6240555A (ja) | プリフエツチ制御方式 | |
| KR0181487B1 (ko) | 버퍼 램을 이용한 프로그램 구동 장치 및 방법 | |
| JP2001084216A (ja) | データプリフェッチシステム、プリフェッチ方法、記録媒体 |