JP2537541B2 - Ｄｍａ制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 物理的に異なる空間に存在するメモリ間でデータ転送
を行なうDMA制御方式に関し、 短いデータ長であっても効率良くデータ転送できるこ
とを目的とし、 第１空間に存在するメモリと第２空間に存在するメモ
リとの中間に位置するデータバッファを設け、第１空間
を所有する制御部によりテータバッファを直接アクセス
可能にすると共に第２空間メモリとの間でデータ転送を
行なうDMA制御部のステイタスサイクルを監視可能と
し、第１空間内のデータ転送を行なうDMA制御部を使用
することなく第２空間用のDMA制御部のみの使用により
データバッファを経由して第１空間メモリと第２空間メ
モリ間で直接データ転送するように構成する。

［産業上の利用分野］ 本発明は、物理的に異なる空間に存在するメモリ間で
DMAデータ転送を行なうDMA制御方式に関する。

近年、回線又はI/O群等の高速化及び大容量化に伴
い、各種アダプタとシステムメモリ間でのデータ転送手
段であるDMA転送制御（特にMemory to Memory）も高速
化、大容量化の傾向にある。

このためDAM制御方式についても高速化、大容量転送
を実現するため、アドレス幅及びデータ幅の拡張、ブロ
ック転送の採用等が行なわれ、更にハード的にはLSIの
採用による低コスト化が図られており、回路構成及び制
御方法を複雑化している。

このようなDMA転送制御方式の高速大容量化は、大容
量（レングス量大）のデータ転送には効果を発揮する一
方、小容量のデータ転送に対しては逆効果となる場合が
多く、小容量のデータ転送についても効率の良い転送制
御が望まれる。

［従来の技術］ 第４図は従来のDMA制御方式を示した構成図である。

第４図はホスト側のメインメモリ（MM）14とアダプタ
100側のローカルメモリ（LM）10との間のDMA転送制御を
示したもので、アダプタ100内には、同一空間に存在す
る複数のローカルメモリ10間でデータ転送を行なうため
のローカルバスDMA制御部（Ｌ−BUS・DMA制御部）12、
アダプタ100に対し共通バスを介して接続されたメイン
メモリ14との間でデータ転送を行なう共通バスDMA制御
（Ｃ−BUS・DMA制御部）16、ローカルメモリ10とメイン
メモリ14の中間に存在するデータバッファ18、更にアダ
プタ空間の制御を所有する主制御部（MPU）20が設けら
れる。

このような従来のDMA制御方式によるデータ転送制御
を、まずメインメモリ14からローカルメモリ10にデータ
を転送するDMAリード制御について説明すると次のよう
になる。

（１）DMAリード（MM14 to LM10） ［ステップ１］ 主制御部20はデータバッファをローカルメモリ10内に
確保する。但し、DMA転送モードが16バイトバウンダリ
（ブロック転送）等の制限がある場合には、16の倍数分
の領域を確保する。

［ステップ２］ ローカルバスDMA制御部12を初期設定する。

・アドレス空間を示す全てのレジスタにローカルメモリ
10内に確保したデータバッファの先頭アドレスを設定； ・転送レングスの設定（このレジスタは共通バスDMA制
御部16側に存在しても良い）； ・ライト、リード、データ幅、サイクルタイプ等の転送
モードの設定； ［ステップ３］ 共通バスDMA制御部16を設定する。

・アドレス空間を示す全てのレジスタにメインメモリ14
内に確保したデータバッファの先頭アドレスの設定； ・リード、ライト、データ幅、サイクルタイプ等の転送
モードの設定； ［ステップ４］ DMA転送制御を起動する。

・ハードウェアで定められたモード及び方向に従い指定
レングス分のデータを転送； ・起動ビットは共通バスDMA制御部16及びローカルバスD
MA制御部12の両方又はいずれか一方に存在しても良い； ［ステップ５］ 完了通知を発行する（割込み）。

・割込み発生により転送完了を知る； ［ステップ６］ 完了状態をチェックする。

・DMA異常ステイタスレジスタ、アドレスレジスタ及び
レングスレジスタ（H,Lの両方）の正当性をチェック； ［ステップ７］ バッファ内容を解析する。

・もしDMA転送モードが16バイトバウンダリ等の制限が
ある場合には、不要データが余分に入る可能性があり、
この場合には必要データのみを使用する。

次に従来方式においてローカルメモリ10からメインメ
モリ14にデータを転送するDMAライトを説明する。

（２）DMAライト（LM10 to MM14） ［ステップ１］ 主制御部20は転送データをローカルメモリ10上にフォ
ーマッティングする。但し、DMA転送モードが16バイト
バウンダリ等の制限がある場合には、先頭アドレスの補
正またはパッティングが必要な場合がある。

［ステップ２］ ローカルバスDMA制御部12を初期設定する。

・DMAリードのステップ２と同じ； ［ステップ３］ 共通バスDMA制御部16を設定する。

・DMAリードのステップ３と同じ； ［ステップ４］ DMAデータ転送制御を起動する。

・DMAリードのステップ４と同じ； ［ステップ５］ 完了を割込により通知する。

［ステップ６］ 完了状態をチェックする。

・DMAリードのステップ６と同じ； 第５図は第４図のローカルバスDMA制御部12及び共通
バスDMA制御部16に設けられたアドレスレジスタ、レン
グスレジスタ、モードレジスタ、起動レジスタ及びステ
イタスレジスタの内容を示す。

［発明が解決しようとする課題］ しかしながら、このような従来のDMA制御方式にあっ
ては、レングス量が大きい大容量のデータ転送について
は効果を発揮するが、小容量のデータ転送においては、
制御プログラムの複雑化及び多ステップ化に伴うオーバ
ーヘッドによりデータ転送に時間がかかってしまう問題
がある。

即ち、小容量のデータ転送にあっては、DMA転送時間
よりDMA転送制御を起動させるための制御プログラムの
走行時間の方が長くなってしまう問題がある。

このような小容量データ転送時により生ずるオーバー
ヘッドは次の場合に問題となる。

第１に、システムメモリとアダプタ内ローカルメモリ
間で受け渡される一般データを除くコマンドレベルの情
報、即ちコマンド及びステイタス情報は、一般に数バイ
ト程度であり、且つ時間的にも早い応答性が要求され
る。

第２に、一般データにおいても全てのデータ長が大容
量とは限らない。即ち、回線ではデータ長が固定されて
おらず、短いデータを転送する場合も多い。

本発明は、このような従来の問題点に鑑みてなされた
もので、小容量であっても効率良くDMAデータが転送で
きるDMA制御方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、まず本発明は、第１空間（アダプタ
空間）に存在する複数の第１メモリ（ローカルメモリ）
10間でDMAデータ転送を行なう第１のDMA制御部（ローカ
ルバスDMA制御部）12と、物理的に異なる第２空間（ホ
スト側）に存在する第２メモリ（主記憶）14と前記第１
のDMA制御部（ローカルバスDMA制御部）12との間でDMA
データ転送を行なう第２のDMA制御部（共通バスDMA制御
部）16とを備えたDMA制御方式を対象とする。

このようなDMA制御方式について本発明にあっては、
第１メモリ（ローカルメモリ）10と第２メモリ（主記
憶）との中間に位置するデータバッファ18を設け、第１
空間（アダプタ空間）を所有する制御部20によりデータ
バッファ18を直接アクセス可能にすると共に第２のDMA
制御部（共通バス制御部）16のサイクルステイタス22を
監視可能とし、DAMデータ転送を行うDMA転送時間よりも
DMA転送制御を起動させるための制御プログラムの走行
時間の方が長くなるデータ長の場合は第１のDMA制御部
（ローカルバスDMA制御部）12を使用することなく第２
のDMA制御部（共通バスDMA制御部）のみの使用によりデ
ータバッファ18を経由して第１メモリ（ローカルメモ
リ）10と第２メモリ（主記憶）14との間で制御部20によ
り直接データ転送を行なうよう構成する。

［作用］ このような構成を備えた本発明のDMA制御方式にあっ
ては、物理的に異なる空間に存在するメモリ間のDMAデ
ータ転送において、小容量のデータ転送については、同
一空間内でDMAデータ転送を行なうDMA制御部を使用せず
に異なる空間のDMAデータ転送を行なうDMA制御部のみを
使用し、そのステイタスサイクルを監視しつつデータバ
ッファを介して異なる空間に存在するメモリ間で簡易的
にDMAデータ転送を行なうことができ、転送データが小
容量であっても転送データ長に見合ったDMA制御を行な
ってレスポンスタイム及びバッファ使用効率を向上する
ことができる。

具体的には、本発明のDMA制御方式により次の点でメ
リットが得られる。

（１）ローカルバスDMA制御部の設定が不要； ・アドレス設定 ・レングス設定 ・転送モード設定 ・起動設定 （２）ローカルバスDMA制御部の完了状態チェックが不
要； ・異常ステイタスチェック ・アドレスレジスタチェック ・レングレジスタチェック （３）バッファ処理が簡単になると共に効率的使用が可
能； ・先頭アドレスのバウンダリ化、ダミーデータの挿入又
は削除等のバウンダリ制限が不要 ・直接制御部がデータを処理するため、バッファ使用効
率が向上 （４）割込み及びバスアービトレーション時間が不要； ・直接、制御部が共通バスDMAサイクルステイタスを毎
回監視しているため、割込は不要 この結果、短いデータ長であっても効率が良く且つバ
ッファ利用効率の高いDMAデータ転送ができる。

［実施例］ 第２図は本発明の一実施例をアダプタ内に設けられた
ローカルバスDMA制御部、共通バスDMA制御部、更にデー
タバッファの部分について取り出して示した実施例構成
図である。

第２図において、12はローカルバスDMA制御部であ
り、データバス24、アドレスバス26、更に制御線28を介
してアダプタ空間の制御を所有する不図示の主制御部
（MPU）20及びローカルメモリ（LM）10に接続される。
尚、アドレスバス26にはアドレスバスドライバ30が設け
られ、また制御線28にはドライバ／レシーバ32が設けら
れている。

ローカルバスDMA制御部12内にはアダプタ内となる同
一空間に存在する複数のローカルメモリ間でDMAデータ
転送を行なうためアドレスレジスタ34−１、レングスレ
ジスタ36−１、モードレジスタ38−１、起動レジスタ40
−１及びステイタスレジスタ42−１が設けられている。

16は共通バスDMA制御部であり、共通バスDMA制御部16
はアダプタ内のデータバス24を介して不図示の主制御部
（MPU）20及びローカルメモリ（LM）10に接続され、一
方、異なる空間に存在する不図示の主記憶（MM）14との
間でデータ転送を行なうためアドレスドライバ44を介し
てアドレス線46を、またドライバ／レシーバ48を介して
制御線50を、更にアダプタ内専用データバス24をデータ
送受信部52を介してデータバス54によって共通バス（不
図示）に接続している。

この共通バスDMA制御部16にもローカルバスDMA制御部
12と同様、アドレスレジスタ34−２、レングスレジスタ
36−２、モードレジスタ38−２、起動レジスタ40−２、
ステータスレジスタ42−２が設けられている。

更にアダプタ内には、アダプタ内に存在するローカル
メモリ（LM）10と異なる外部空間に存在する不図示の主
記憶（MM）14との中間に存在するバッファとして、リー
ド用のデータバッファ18−１とライト用のデータバッフ
ァ18−２を設けている。

リード用のデータバッファ18−１は共通バスを介して
接続された外部空間に存在する不図示の主記憶（MM）14
からアダプタ内のローカルメモリ（LM）10にデータを転
送するDMAリードの際に使用される。また、ライト用の
データバッファ18−２はアダプタ内のローカルメモリ
（LM）10から外部空間に存在する不図示の主記憶（MM）
14に対しデータを転送するDMAライトの際に使用され
る。

更に、リード用データバッファ18−1,ライト用データ
バッファ18−２に対応してFF56とFF58が設けられる。

FF56はDMAリードの際に共通バスDMA制御部16によりセ
ットされ、このFF56のセットによるセット出力を共通バ
スDMA制御部16はリード要求（RQR）として読込み、後の
説明で明らかにするようにFF56がセットされている間、
次のDMAサイクルを禁止状態とする。また１度セットさ
れたFF56はデータバッファ18−１を介してアダプタ内の
主制御部（MPU）20でデータ読取が判別された際に制御
線60による主制御部（MPU）20からのリード信号によりO
Rゲート62を介してリセットされる。

一方、ライト用のデータバッファ18−２側に設けられ
たFF58は、DMAライトの際にアダプタ内の主制御部（MP
U）20から制御線64及びORゲート66を介してセット信号
を受けてセットされ、FF58のセット出力は共通バスDMA
制御部16にライト要求（RQW）として取り込まれ、FF58
がセット状態となっている間、Ｃ−BUSに対するDMAサイ
クルの要求状態とする。１度セットされたFF58はデータ
バッファ18−２を経由したDMAライトのためのデータ転
送が完了したときに共通バスDMA制御部16からのリセッ
ト信号によりリセットされる。

ここで本発明の制御対象とする短いデータ長のDMA転
送にあっては、第２図に破線で示すようにローカルバス
DMA制御部12側は使用されず、実線のバスライン又は制
御線で示す共通バスDMA制御部16側のみを使用してDMAリ
ード又はDMAライトのデータ転送を行なうようになる。
すなわち、コマンドワーク（CCW）のような16ビット程
度のデータの場合、DMA転送制御を起動させるための制
御プログラムの起動時間の方がDMA転送を行うDMA転送時
間よりも長くなってしまうので、これを制御部20が判断
し、共通バスDMA制御部16側のみを使用してDMAリード又
はDMAライトのデータ転送を行う。これにより例えば16
ビットのデータの場合を例に取ると、従来の処理に比べ
て1ms程度の時間短縮効果が得られるようになる。

次に、第２図の実施例におけるDMAデータ転送の制御
処理を説明する。

まず、外部空間に存在する主記憶（MM）14からアダプ
タ内のローカルメモリ（LM）に対しデータ転送を行なう
DMAリードの制御処理を説明する。

（１）DMAリード（MM14 to LM10） ［ステップ１］ アダプタ内の主制御部（MPU）20は、データバッファ
をローカルメモリ（LM）10内に確保する。但し、このロ
ーカルメモリ（LM）10内に対するデータバッファ領域の
確保は必ずしも必要ではない。

［ステップ２］ 共通バスDMA制御部16を設定する。

・主記憶（MM）14内のデータバッファの先頭アドレスを
アドレスレジスタ34−２に設定； ・転送モードをモードレジスタ38−２に設定； ・起動レジスタ40−２にDMAスタートを設定； ［ステップ３］ DMA転送制御を開始する。

・共通バスDMA制御部16は１バイト又は１ワードのデー
タを共通バスを介して主記憶（MM）14より読取り、リー
ド用のデータバッファ18−１にセットすると同時にFF56
をセットする； ・このサイクルの間のみステイタスレジスタ42−２のBU
SYビットが「１」となっている； ・FF56がセットされている間、次のDMAサイクルは禁止
状態にある； ［ステップ４］ リード用データバッファ18−１からのデータの読取
り。

・アダプタ内の主制御部（MPU）20は共通バスDMA制御部
16のステイタスレジスタ42−２のBUSYビットが「０」と
なったことによりDMAサイクルの完了を知る； ・続いて主制御部（MPU）20はステイタスレジスタ42−
２を参照し、DMA異常が発生していないことを確認す
る； ・続いて主制御部（MPU）20はデータバッファ18−１か
らデータを読取り、解析処理を行なう； ・共通バスDMA制御部16は主制御部（MPU）20によりデー
タバッファ18−１からデータを読取ったことにより制御
線60及びORゲート62を介してFF56をリセットし、再びス
テップ３の処理に戻る； ［ステップ５］ 主制御部（MPU）によりDMAリードの終了を確認する。

・主制御部（MPU）20は最終データと判断すると共通バ
スDMA制御部16の起動レジスタ40−２のDMA STARTビッ
トをオフしてデータを読取る； ・起動レジスタ40−２のDMA STARTビットがオフとなる
ことで以後のDMAサイクルは停止される； 尚、上記のステップ１〜５のDMAリードにあっては、
第２図に破線で示すように共通バスDMA制御部16にレン
グスレジスタ36−２が存在する場合は、レングスレジス
タ36−２を利用しても良い。即ち、レングスレジスタ36
−２を使用することにより、転送データレングスがレン
グスレジスタ36−２のセット値に一致したとき起動レジ
スタ40−２のDMA STARTビットが自動的にオフとなり、
同時にステイタスレジスタ42−２のDMA ENDビットがオ
ンすることになる。

更に、ステイタスレジスタ42−２のBUSYビットの確認
は、もし共通バスDMAサイクルが主制御部（MPU）20の処
理速度より充分に早ければ不要である。

第３図は前述したステップ１〜５で使用される共通バ
スDMA制御部16に設けられたアドレスレジスタ34−２、
レングスレジスタ36−２、モードレジスタ38−２、起動
レジスタ40−２、更にステイタスレジスタ42−２の内容
を示したレジスタ説明図であり、第３図のレジスタ説明
図を参照することにより前述したステップ１〜５の処理
が更に明確となる。

次に、第２図においてアダプタ内のローカルメモリ
（LM）10から外部空間に設けた主記憶（MM）14に対しデ
ータ転送を行なうDMAライトの制御処理を説明する。

（２）DMAライト（LM10 to MM14） ［ステップ１］ アダプタ内の主制御部（MPU）20はローカルメモリ（L
M）10上に転送データを準備する。尚、このデータ準備
は１バイト又は１ワードの転送データが発生した時点で
も良く、特別にローカルメモリ（LM）10上に用意しなく
ても良い。

［ステップ２］ 共通バスDMA制御部16の設定を行なう。

・アドレスレジスタ34−２に主記憶（MM）14内のデータ
バッファの先頭アドレスを設定； ・モードレジスタ38−２に転送モードを設定； ・起動レジスタ40−２にDMA STARTを設定； ［ステップ３］ 主制御部（MPU）20が制御線64及びORゲート66を介し
てデータバッファ18−２にライトアクセスを行なうこと
によりローカルメモリ（LM）10から転送されたデータが
セットされ、同時にFF58もセットされ、FF58のセット出
力によるライト要求（RQW）を受けて共通バスDMA制御部
16が動作を開始する。尚、FF58がセット状態となってい
る間、ステイタスレジスタ42−２のBUSYビットが「１」
となり、次のDMAサイクルはMPUにより禁止状態となる。

共通バスDMA制御部16のDMAサイクルが１バイト又は１
ワードのデータ転送を完了するとFF58がリセットされ
る。このDMAサイクルの間ステイタスレジスタ42−２のB
USYビットは「１」となっている。

［ステップ４］ アダプタ内の主制御部（MPU）20がステイタスを確認
する。即ち、主制御部（MPU）20は共通バスDMA制御部16
内のステイタスレジスタ42−２を読取り、BUSYビット＝
０で且つDMA異常が発生していないことを確認する。

［ステップ５］ DMAライト要求の終了を確認する。

・次に続くデータが存在する場合にはステップ３に戻
る； ・次に続くデータが存在しない場合には起動レジスタ40
−２のDMA STARTビットをオフとする。勿論、転送モー
ドを変更するまでは起動レジスタ40−２をそのままとし
ても良い； このステップ１〜５に示すDMAライトにあっても第２
図に破線で示すように共通バスDMA制御部16内にレング
スレジスタ36−２が存在する場合には、レングスレジス
タ36−２を利用することで起動レジスタ40−２のDMA S
TARTビットは自動的にオフとなり、またステイタスレジ
スタ40−２のDMA ENDビットも自動的にオンすることが
できる。

また、ステイタスレジスタ42−２のBUSYビットの確認
は、もし共通バスDMA制御部16のDMAサイクルが主制御部
（MPU）20の処理速度より充分早ければ不要である。

このような本発明のDMA制御方式におけるDMAリード又
はDMAライトにあっては従来方式に比べ次の利点が得ら
れる。

第１に、ローカルバスDMA制御部12に対するアドレス
設定、レングス設定、転送モードの設定、起動設定が不
要である。

第２に、ローカルバスDMA制御部12における完了状態
のチェック、即ち異常ステイタスチェック、アドレスレ
ジスタチェック、レングスレジスタチェックが一切不要
となる。

第３に、バッファ処理が簡単になり、且つバッファの
効率的使用が可能となる。即ち、先頭アドレスのバウン
ダリ化、ダミーデータの挿入又は削除処理等のバウンダ
リ制限が不要となり、更に直接主制御部（MPU）20がデ
ータを処理するためバッファ使用効率が向上する。

第４に、直接アダプタ内の主制御部（MPU）20が共通
バスDMAサイクルステイタスを毎回監視しているため、
ローカルバスアービタに対する要求及び許可応答を行な
う主制御部（MPU）20に対する割込が不要となり、バス
アービトレーション時間（要求／許可時間）を不要にで
きる。

［発明の効果］ 以上説明してきたように発明によれば、短いデータ長
であっても転送データ長に見合ったDMA制御が可能とな
り、最適なレスポンスタイムが得られると共にバッファ
使用効率を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明による共通バスDMA制御部のレジスタ説
明図； 第４図は従来方式の構成図； 第５図は従来方式のDNA制御部レジスタの説明図であ
る。 図中、 10:第１メモリ（ローカルメモリLM） 12:第１のDMA制御部（ローカルバスDMA制御部） 14:第２メモリ（主記憶MM） 16:第２のDMA制御部（共通バスDMA制御部） 18:データバッファ 18−1:リード用のデータバッファ 18−2:ライト用のデータバッファ 20:制御部（主制御部MPU） 22:ステイタスサイクル 24,54:データバス 26,46:アドレスバス 28,50:制御線 30,44:アドレスドライバ 32,48:ドライバ／レシーバ 34−1,34−2:アドレスレジスタ 36−1,36−2:レングスレジスタ 38−1,38−2:モードレジスタ 40−1,40−2:起動レジスタ 42−1,42−2:ステイタスレジスタ 56,58:FF 62,66:ORゲート

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１空間に存在する複数の第１メモリ（1
   0）間でDMAデータ転送を行なう第１のDMA制御部（12）
   と、物理的に異なる第２空間に存在する第２メモリ（1
   4）と前記第１のDMA制御部（12）との間でDMAデータ転
   送を行なう第２のDMA制御部（16）とを備えたDMA制御方
   式に於いて、 前記第１メモリ（10）と第２メモリ（14）の中間に位置
   するデータバッファ（18）を設け、 前記第１空間を所有する制御部（20）により前記データ
   バッファ（18）を直接アクセス可能にすると共に前記第
   ２のDMA制御部（16）のサイクルステイタス（22）を監
   視可能とし、前記第１メモリと前記第２メモリとの間で
   前記DMAデータ転送を行うDMA転送時間よりもDMA転送制
   御を起動させるための制御プログラムの走行時間の方が
   長くなるデータ長の場合は前記第１のDMA制御部（12）
   を使用することなく前記第２のDMA制御部（16）のみの
   使用により前記データバッファ（18）を経由して前記第
   １メモリ（10）と第２メモリ（14）間で前記制御部（2
   0）により直接データ転送を行うことを特徴とするDMA制
   御方式。
2. 【請求項２】前記第１メモリ（10）はアダプタ空間に設
   けられたローカルメモリであり、前記第１のDMA制御部
   （12）は前記アダプタ内のローカルバスDMA制御部であ
   り、前記第２メモリ（14）は前記アダプタに対し共通バ
   スを介して接続された主記憶であり、更に前記第２のDM
   A制御部（16）は前記アダプタ内に設けた共通バスDMA制
   御部であることを特徴とする請求項１記載のDMA制御方
   式。