JPH0556548B2 - - Google Patents
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- JPH0556548B2 JPH0556548B2 JP60217112A JP21711285A JPH0556548B2 JP H0556548 B2 JPH0556548 B2 JP H0556548B2 JP 60217112 A JP60217112 A JP 60217112A JP 21711285 A JP21711285 A JP 21711285A JP H0556548 B2 JPH0556548 B2 JP H0556548B2
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- cpu
- transfer
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- 230000015654 memory Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、コンピユータのデータ転送制御装
置に関し、例えば主記憶装置とキヤツシユメモリ
間のデータ転送に利用することのできるデータ転
送制御装置に関する。
置に関し、例えば主記憶装置とキヤツシユメモリ
間のデータ転送に利用することのできるデータ転
送制御装置に関する。
［発明の技術的背景とその問題点］
コンピユータにおいて、入出力装置、いわゆる
Ｉ／Ｏ装置とメモリ例えば主記憶装置間、あるい
はメモリ間例えば主記憶装置とキヤツシユメモリ
間のデータの転送は、通常転送されるデータとこ
のデータの転送される領域をCPUが指示するこ
とによりCPUを介して行なわれている。このよ
うな場合には、CPUはデータを転送するための
処理時間を必要として、データの転送が完了する
までCPUの機能がデータ転送に用いられるため
に、CPUは他の処理を行なうことができなかつ
た。
Ｉ／Ｏ装置とメモリ例えば主記憶装置間、あるい
はメモリ間例えば主記憶装置とキヤツシユメモリ
間のデータの転送は、通常転送されるデータとこ
のデータの転送される領域をCPUが指示するこ
とによりCPUを介して行なわれている。このよ
うな場合には、CPUはデータを転送するための
処理時間を必要として、データの転送が完了する
までCPUの機能がデータ転送に用いられるため
に、CPUは他の処理を行なうことができなかつ
た。
そこで、最近のコンピユータにあつては、
CPUを介さずに直接、例えばメモリ間でデータ
の転送を行なうデータ転送制御装置、所謂DMA
を用いてデータを転送するものが増えつつある。
このように、データ転送制御装置を用いることに
より、データの転送が高速に行えるとともに、デ
ータが転送されている間CPUは他の処理を行な
えるために、CPUを効率よく利用することがで
きるという利点がある。
CPUを介さずに直接、例えばメモリ間でデータ
の転送を行なうデータ転送制御装置、所謂DMA
を用いてデータを転送するものが増えつつある。
このように、データ転送制御装置を用いることに
より、データの転送が高速に行えるとともに、デ
ータが転送されている間CPUは他の処理を行な
えるために、CPUを効率よく利用することがで
きるという利点がある。
その反面、CPUが転送を指示したデータをア
クセスする場合には、すべてのデータの転送が完
了した後でなければCPUは必要とするデータを
アクセスすることができず、CPUが必要とする
データの転送が完了しアクセスが可能であるか否
かの判断は、ソフトウエアによりすべてのデータ
の転送が完了したことを確認して行なつていた。
また、データの転送は通常ブロツク単位で行なわ
れるために、多くのデータを転送する場合には、
CPUは必要なデータをアクセスするまでかなり
の時間待たされることになり、CPUを効率よく
利用することができないという問題が生じること
になる。
クセスする場合には、すべてのデータの転送が完
了した後でなければCPUは必要とするデータを
アクセスすることができず、CPUが必要とする
データの転送が完了しアクセスが可能であるか否
かの判断は、ソフトウエアによりすべてのデータ
の転送が完了したことを確認して行なつていた。
また、データの転送は通常ブロツク単位で行なわ
れるために、多くのデータを転送する場合には、
CPUは必要なデータをアクセスするまでかなり
の時間待たされることになり、CPUを効率よく
利用することができないという問題が生じること
になる。
［発明の目的］
この発明は、上記に鑑みてなされたもので、そ
の目的とするところは、CPUが転送を指示した
すべてのデータの転送が未完了であつても、すで
に転送が終了したデータへのCPUからのアクセ
スを可能にして、CPUの処理効率を向上させる
データ転送制御装置を提供することにある。
の目的とするところは、CPUが転送を指示した
すべてのデータの転送が未完了であつても、すで
に転送が終了したデータへのCPUからのアクセ
スを可能にして、CPUの処理効率を向上させる
データ転送制御装置を提供することにある。
［発明の概要］
上記目的を達成するために、この発明は、記憶
装置におけるアドレス値Ａを先頭とするデータ転
送領域の最終アドレス値Ｂが設定される第１の設
定手段と、記憶装置におけるデータ転送領域へ転
送されるデータの内転送がすでに終了した最後の
データのアドレス値の次のアドレス値Ｃが設定さ
れる第２の設定手段と、第１の設定手段に設定さ
れる最終アドレス値Ｂと第２の設定手段に設定さ
れるアドレス値ＣとCPUが記憶装置にアクセス
しようとするデータのアドレス値Ｄとを比較し
て、先頭アドレス値Ａ＜最終アドレス値Ｂである
場合は、CPUが記憶装置にアクセスしようとす
るデータのアドレス値Ｄが、アドレス値Ｃ≦アド
レス値Ｄ≦アドレス値Ｂである場合、又は、先頭
アドレス値Ａ＞最終アドレス値Ｂである場合に
は、CPUが記憶装置にアクセスしようとするデ
ータのアドレス値Ｄが、アドレス値Ｃ≧アドレス
値Ｄ≧アドレス値Ｂである場合に、CPUがアク
セスしようとするデータが記憶装置に転送されて
いない旨をCPUに通知する判別通知手段とを有
することを要旨とする。
装置におけるアドレス値Ａを先頭とするデータ転
送領域の最終アドレス値Ｂが設定される第１の設
定手段と、記憶装置におけるデータ転送領域へ転
送されるデータの内転送がすでに終了した最後の
データのアドレス値の次のアドレス値Ｃが設定さ
れる第２の設定手段と、第１の設定手段に設定さ
れる最終アドレス値Ｂと第２の設定手段に設定さ
れるアドレス値ＣとCPUが記憶装置にアクセス
しようとするデータのアドレス値Ｄとを比較し
て、先頭アドレス値Ａ＜最終アドレス値Ｂである
場合は、CPUが記憶装置にアクセスしようとす
るデータのアドレス値Ｄが、アドレス値Ｃ≦アド
レス値Ｄ≦アドレス値Ｂである場合、又は、先頭
アドレス値Ａ＞最終アドレス値Ｂである場合に
は、CPUが記憶装置にアクセスしようとするデ
ータのアドレス値Ｄが、アドレス値Ｃ≧アドレス
値Ｄ≧アドレス値Ｂである場合に、CPUがアク
セスしようとするデータが記憶装置に転送されて
いない旨をCPUに通知する判別通知手段とを有
することを要旨とする。
［発明の効果］
この発明によれば、転送されるデータのうち
CPUはその必要とするデータがアクセス可能で
あるか否かを、CPUがアクセスを行なつたデー
タのアドレス値が、データが転送される領域の最
終アドレス値と転送がすでに終了した最後のデー
タのアドレス値の次のアドレス値との間にあるか
否かを判別することにより行ない、CPUがアク
セスしようとするデータがすでに転送されている
場合には、すべてのデータの転送を待つことなく
CPUはその必要とするデータをアクセスできる
ようにしたので、CPUはその必要とするデータ
を高速にアクセスすることが可能になるととも
に、CPUがデータをアクセスするための待ち時
間を減少させることができるため、CPUを効率
よく稼働することができる。
CPUはその必要とするデータがアクセス可能で
あるか否かを、CPUがアクセスを行なつたデー
タのアドレス値が、データが転送される領域の最
終アドレス値と転送がすでに終了した最後のデー
タのアドレス値の次のアドレス値との間にあるか
否かを判別することにより行ない、CPUがアク
セスしようとするデータがすでに転送されている
場合には、すべてのデータの転送を待つことなく
CPUはその必要とするデータをアクセスできる
ようにしたので、CPUはその必要とするデータ
を高速にアクセスすることが可能になるととも
に、CPUがデータをアクセスするための待ち時
間を減少させることができるため、CPUを効率
よく稼働することができる。
［発明の実施例］
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図はこの発明の第１の実施例に係わるデー
タ転送制御装置の構成ブロツク図である。同図に
おいて、１はデータ転送制御装置であり、このデ
ータ転送制御装置１はCPU（図示せず）の命令に
従いCPUを介さずに例えば入出力装置（図示せ
ず）と記憶装置（図示せず）間のデータの転送を
行なうものである。
タ転送制御装置の構成ブロツク図である。同図に
おいて、１はデータ転送制御装置であり、このデ
ータ転送制御装置１はCPU（図示せず）の命令に
従いCPUを介さずに例えば入出力装置（図示せ
ず）と記憶装置（図示せず）間のデータの転送を
行なうものである。
以下、入出力装置と記憶装置との間のデータの
転送を例にとつて説明を進めることにする。ま
た、入出力装置から記憶装置へ転送されるデータ
は、一例として記憶領域におけるアドレスの下位
から上位へと、すなわちアドレスが増加する方向
に格納されるものとする。
転送を例にとつて説明を進めることにする。ま
た、入出力装置から記憶装置へ転送されるデータ
は、一例として記憶領域におけるアドレスの下位
から上位へと、すなわちアドレスが増加する方向
に格納されるものとする。
制御回路３は後述する夫々のレジスタ及び回路
とCPU、入出力装置及び記憶装置との信号の入
出力を後述する夫々の信号線を介して行なうもの
である。
とCPU、入出力装置及び記憶装置との信号の入
出力を後述する夫々の信号線を介して行なうもの
である。
先頭アドレスレジスタ５は入出力装置が読み取
るデータの転送される領域を示すアドレスの先頭
のアドレス値がセツトされるものであり、この先
頭アドレス値はCPUにより外部データバス７及
び内部データバス９を介して先頭アドレスレジス
タにセツトされる。
るデータの転送される領域を示すアドレスの先頭
のアドレス値がセツトされるものであり、この先
頭アドレス値はCPUにより外部データバス７及
び内部データバス９を介して先頭アドレスレジス
タにセツトされる。
転送アドレスレジスタ１１は先頭アドレスレジ
スタ５にセツトされたと同じ先頭アドレス値が
CPUから外部データバス７及び内部データバス
９を介してセツトされるものであり、入出力装置
から記憶装置にデータの転送が開始される時に、
転送アドレスレジスタ１１はデータが転送される
記憶装置に対してデータが転送されるアドレス値
を指定するために、転送アドレスレジスタ１１に
セツトされたアドレス値を内部アドレスバス１３
及び外部アドレスバス１５を介して記憶装置に出
力する。そして、１つのデータが入出力装置から
記憶装置に転送され記憶装置にデータが書き込ま
れ、データの書き込みが終了する毎に、記憶装置
はデータの書き込みが終了したことを示す信号を
信号線４７を介して制御回路３に出力して、この
信号が制御回路３により転送アドレスレジスタ１
１に与えられ、転送アドレスレジスタ１１はこの
信号を受けて転送アドレスレジスタ１１にセツト
されているアドレスを＋１づつカウントアツプす
る。
スタ５にセツトされたと同じ先頭アドレス値が
CPUから外部データバス７及び内部データバス
９を介してセツトされるものであり、入出力装置
から記憶装置にデータの転送が開始される時に、
転送アドレスレジスタ１１はデータが転送される
記憶装置に対してデータが転送されるアドレス値
を指定するために、転送アドレスレジスタ１１に
セツトされたアドレス値を内部アドレスバス１３
及び外部アドレスバス１５を介して記憶装置に出
力する。そして、１つのデータが入出力装置から
記憶装置に転送され記憶装置にデータが書き込ま
れ、データの書き込みが終了する毎に、記憶装置
はデータの書き込みが終了したことを示す信号を
信号線４７を介して制御回路３に出力して、この
信号が制御回路３により転送アドレスレジスタ１
１に与えられ、転送アドレスレジスタ１１はこの
信号を受けて転送アドレスレジスタ１１にセツト
されているアドレスを＋１づつカウントアツプす
る。
転送データレジスタ１７は入出力装置から記憶
装置に転送されるデータの数がCPUから外部デ
ータバス７及び内部データバス９を介してセツト
されるものであり、１つのデータの転送が終了す
る毎に転送データレジスタ１７にセツトされた転
送データ数は、転送アドレスレジスタ１１にセツ
トされたアドレス値をカウントアツプさせると同
じ信号により−１づつカウントダウンされる。
装置に転送されるデータの数がCPUから外部デ
ータバス７及び内部データバス９を介してセツト
されるものであり、１つのデータの転送が終了す
る毎に転送データレジスタ１７にセツトされた転
送データ数は、転送アドレスレジスタ１１にセツ
トされたアドレス値をカウントアツプさせると同
じ信号により−１づつカウントダウンされる。
零検出回路１９はデータの転送が進むにつれ転
送デーレジスタ１７にセツトされデータ数が減少
して、すべてのデータの転送が完了したか否か、
すなわち、転送データレジスタ１７にセツトされ
たデータ数が零になつたか否かを検出するもので
あり、データの転送が完了した場合には制御回路
３に信号を出力してCPUにデータ転送の完了を
指示する。
送デーレジスタ１７にセツトされデータ数が減少
して、すべてのデータの転送が完了したか否か、
すなわち、転送データレジスタ１７にセツトされ
たデータ数が零になつたか否かを検出するもので
あり、データの転送が完了した場合には制御回路
３に信号を出力してCPUにデータ転送の完了を
指示する。
加算回路２１は先頭アドレスレジスタ５にセツ
トされた先頭アドレス値に、転送データレジスタ
１７にセツトされた転送データ数を加えるもので
あり、先頭アドレス値と転送データ数を加えるこ
とによりデータが転送される領域の最終アドレス
値を最終アドレスレジスタ２３にセツトするもの
である。
トされた先頭アドレス値に、転送データレジスタ
１７にセツトされた転送データ数を加えるもので
あり、先頭アドレス値と転送データ数を加えるこ
とによりデータが転送される領域の最終アドレス
値を最終アドレスレジスタ２３にセツトするもの
である。
比較回路２５及び比較回路２７はデータが転送
途中にあつて、CPUが外部データバス７の使用
権を持ち、CPUが記憶装置に対してCPUの必要
とするデータのアクセスを行なうと、記憶装置の
制御を行なう信号線４３及び４５を介して、記憶
装置の読み出し、書き込みの制御を行なう信号と
バスの使用を制御する信号が制御回路３に供給さ
れることにより、制御回路３の出力する駆動信号
により駆動されるものである。
途中にあつて、CPUが外部データバス７の使用
権を持ち、CPUが記憶装置に対してCPUの必要
とするデータのアクセスを行なうと、記憶装置の
制御を行なう信号線４３及び４５を介して、記憶
装置の読み出し、書き込みの制御を行なう信号と
バスの使用を制御する信号が制御回路３に供給さ
れることにより、制御回路３の出力する駆動信号
により駆動されるものである。
比較回路２５は、最終アドレスレジスタ２３に
セツトされている最終アドレス値とCPUがアク
セスを行なうデータのアドレス値とをそれぞれ比
較して、CPUがアクセスを行なうデータのアド
レス値が最終アドレス値より小さいか又は等しい
場合に、アンド回路２９に信号を出力する。
セツトされている最終アドレス値とCPUがアク
セスを行なうデータのアドレス値とをそれぞれ比
較して、CPUがアクセスを行なうデータのアド
レス値が最終アドレス値より小さいか又は等しい
場合に、アンド回路２９に信号を出力する。
比較回路２７は、転送アドレスレジスタ１１に
セツトされたアドレス値、すなわち、転送がすで
に終了したデータの内最後のデータのアドレス値
の次のアドレス値とCPUがアクセスを行なうデ
ータのアドレス値とをそれぞれ比較して、CPU
がアクセスを行なうデータのアドレス値が転送が
すでに終了したデータの内最後のデータのアドレ
ス値の次のアドレス値より大きいか又は等しい場
合に、アンド回路２９に信号を出力する。
セツトされたアドレス値、すなわち、転送がすで
に終了したデータの内最後のデータのアドレス値
の次のアドレス値とCPUがアクセスを行なうデ
ータのアドレス値とをそれぞれ比較して、CPU
がアクセスを行なうデータのアドレス値が転送が
すでに終了したデータの内最後のデータのアドレ
ス値の次のアドレス値より大きいか又は等しい場
合に、アンド回路２９に信号を出力する。
そして、CPUがアクセスを行なうデータのア
ドレス値が最終アドレス値よりも小さいか又は等
しく、かつ転送がすでに終了したデータの内最後
のデータのアドレス値の次のアドレス値よりも大
きいか又は等しい場合には、CPUがアクセスを
行なおうとするデータは記憶装置への転送が終了
していないことを示すことになり、この場合に
は、アンド回路２９は比較回路２５，２７からの
出力信号を受けて、CPUがアクセスを行なつた
データはまだ転送が終了していないことをCPU
に通知する。
ドレス値が最終アドレス値よりも小さいか又は等
しく、かつ転送がすでに終了したデータの内最後
のデータのアドレス値の次のアドレス値よりも大
きいか又は等しい場合には、CPUがアクセスを
行なおうとするデータは記憶装置への転送が終了
していないことを示すことになり、この場合に
は、アンド回路２９は比較回路２５，２７からの
出力信号を受けて、CPUがアクセスを行なつた
データはまだ転送が終了していないことをCPU
に通知する。
以上のように、この発明の一実施例のデータ転
送制御装置は構成されている。次にその作用を説
明する。
送制御装置は構成されている。次にその作用を説
明する。
まず最初に、入出力装置が読み取るデータを記
憶装置に転送するための準備として、CPUは外
部データバス７及び内部データバス９を介してデ
ータ転送制御装置１の先頭アドレスレジスタ５及
び転送アドレスレジスタ１１に、記憶装置のデー
タ転送領域の先頭アドレス値をセツトするととも
に、転送データレジスタ１７に転送されるデータ
数をセツトする。さらに、CPUは入出力装置に
データの読み取りを制御するための命令をセツト
する。そして、先頭アドレスレジスタ５に先頭ア
ドレス値がセツトされ、転送データレジスタ１７
に転送データ数がセツトされると、先頭アドレス
値及び転送データ数は加算回路２１に供給され
て、加算回路２１により先頭アドレス値と転送デ
ータ数が加算され、加算処理が終了した後に先頭
アドレス値と転送データ数との加算値、すなわ
ち、最終アドレス値が最終アドレスレジスタ２３
にセツトされる。
憶装置に転送するための準備として、CPUは外
部データバス７及び内部データバス９を介してデ
ータ転送制御装置１の先頭アドレスレジスタ５及
び転送アドレスレジスタ１１に、記憶装置のデー
タ転送領域の先頭アドレス値をセツトするととも
に、転送データレジスタ１７に転送されるデータ
数をセツトする。さらに、CPUは入出力装置に
データの読み取りを制御するための命令をセツト
する。そして、先頭アドレスレジスタ５に先頭ア
ドレス値がセツトされ、転送データレジスタ１７
に転送データ数がセツトされると、先頭アドレス
値及び転送データ数は加算回路２１に供給され
て、加算回路２１により先頭アドレス値と転送デ
ータ数が加算され、加算処理が終了した後に先頭
アドレス値と転送データ数との加算値、すなわ
ち、最終アドレス値が最終アドレスレジスタ２３
にセツトされる。
次に、入出力装置がデータの読み取りを行なう
と、データ転送を要求する信号がデータ転送要求
信号線３１を介して制御回路３に供給され、制御
回路３はバスの使用権を要求する信号線３５を介
してCPUに対してアドレス及びデータバスの使
用権を要求する。CPUはアドレス及びデータバ
スの使用権が要求され、アドレスバス及びデータ
バスの使用権の放棄が可能になると、アドレス及
びデータバスの制御を停止して、バスの使用権を
許可する信号線３７を介して制御回路３にバスの
使用権の許可を指示する。そして、制御回路３は
データ転送を許可する信号線３３を介して入出力
装置にデータの転送が可能となつたことを指示す
る。
と、データ転送を要求する信号がデータ転送要求
信号線３１を介して制御回路３に供給され、制御
回路３はバスの使用権を要求する信号線３５を介
してCPUに対してアドレス及びデータバスの使
用権を要求する。CPUはアドレス及びデータバ
スの使用権が要求され、アドレスバス及びデータ
バスの使用権の放棄が可能になると、アドレス及
びデータバスの制御を停止して、バスの使用権を
許可する信号線３７を介して制御回路３にバスの
使用権の許可を指示する。そして、制御回路３は
データ転送を許可する信号線３３を介して入出力
装置にデータの転送が可能となつたことを指示す
る。
次に、転送アドレスレジスタ１１にセツトされ
たアドレス値が内部アドレスバス１３及び外部ア
ドレスバス１５を介して記憶装置に出力されると
ともに、記憶装置の書き込み制御信号が制御回路
３から信号線４３を介して記憶装置に出力され、
記憶装置はデータが書き込まれる状態となる。そ
して、制御回路３から入出力装置に読み出し制御
信号が信号線４１を介して入力されると、転送デ
ータは入出力装置から外部データバス７を介して
記憶装置に書き込まれる。転送データが記憶装置
に書き込まれると、制御回路３は転送アドレスレ
ジスタ１１にセツトされたアドレス値をカウント
アツプさせるとともに、転送データレジスタ１７
にセツトされた転送データ数をカウントダウンさ
せる。このように、入出力装置から記憶装置への
データ転送が繰り返し行なわれて、転送データレ
ジスタ１７のデータ数が零検出回路１９により零
になつたことが検出されると、零検出回路１９は
制御回路３にデータ転送の完了を指示してデータ
の転送が完了する。
たアドレス値が内部アドレスバス１３及び外部ア
ドレスバス１５を介して記憶装置に出力されると
ともに、記憶装置の書き込み制御信号が制御回路
３から信号線４３を介して記憶装置に出力され、
記憶装置はデータが書き込まれる状態となる。そ
して、制御回路３から入出力装置に読み出し制御
信号が信号線４１を介して入力されると、転送デ
ータは入出力装置から外部データバス７を介して
記憶装置に書き込まれる。転送データが記憶装置
に書き込まれると、制御回路３は転送アドレスレ
ジスタ１１にセツトされたアドレス値をカウント
アツプさせるとともに、転送データレジスタ１７
にセツトされた転送データ数をカウントダウンさ
せる。このように、入出力装置から記憶装置への
データ転送が繰り返し行なわれて、転送データレ
ジスタ１７のデータ数が零検出回路１９により零
になつたことが検出されると、零検出回路１９は
制御回路３にデータ転送の完了を指示してデータ
の転送が完了する。
このようにして、データがデータ転送制御装置
１により入出力装置から記憶装置に転送されてい
る途中に、CPUが必要とするデータのアクセス
を記憶装置に対して行なうと、データ転送制御装
置１はCPUがアクセスを行なつたデータが記憶
装置に転送されているか否かの判断を行なう。具
体的には、転送アドレスレジスタ１１にセツトさ
れたアドレス値、すなわち、転送がすでに終了し
たデータの内最後のデータのアドレス値の次のア
ドレス値とCPUがアクセスを行なうデータのア
ドレス値とが比較回路２７により比較されるとと
もに、最終アドレスレジスタ２３にセツトされた
最終アドレス値と、CPUがアクセスを行なうデ
ータのアドレス値とが比較回路２５により比較さ
れる。
１により入出力装置から記憶装置に転送されてい
る途中に、CPUが必要とするデータのアクセス
を記憶装置に対して行なうと、データ転送制御装
置１はCPUがアクセスを行なつたデータが記憶
装置に転送されているか否かの判断を行なう。具
体的には、転送アドレスレジスタ１１にセツトさ
れたアドレス値、すなわち、転送がすでに終了し
たデータの内最後のデータのアドレス値の次のア
ドレス値とCPUがアクセスを行なうデータのア
ドレス値とが比較回路２７により比較されるとと
もに、最終アドレスレジスタ２３にセツトされた
最終アドレス値と、CPUがアクセスを行なうデ
ータのアドレス値とが比較回路２５により比較さ
れる。
比較結果において、CPUがアクセスを行なう
データのアドレス値が最終アドレス値よりも小さ
いか又は等しく、転送アドレスレジスタ１１にセ
ツトされているアドレス値よりも大きいか又は等
しときには、アンド回路２９は比較回路２５及び
比較回路２７からの出力信号を受けて、CPUが
アクセスを行なうデータはまだ転送されていない
ことを示す信号がアンド回路２９からCPUに供
給され、再び入力装置から記憶装置へのデータの
転送が開始される。
データのアドレス値が最終アドレス値よりも小さ
いか又は等しく、転送アドレスレジスタ１１にセ
ツトされているアドレス値よりも大きいか又は等
しときには、アンド回路２９は比較回路２５及び
比較回路２７からの出力信号を受けて、CPUが
アクセスを行なうデータはまだ転送されていない
ことを示す信号がアンド回路２９からCPUに供
給され、再び入力装置から記憶装置へのデータの
転送が開始される。
一方、CPUがアクセスを行なうデータのアド
レス値が転送アドレスレジスタ１１にセツトされ
ているアドレス値よりも小さいときには、CPU
がアクセスを行なうデータはすでに記憶装置に転
送されていることを示し、記憶装置からCPUに
データが読み込まれることになる。
レス値が転送アドレスレジスタ１１にセツトされ
ているアドレス値よりも小さいときには、CPU
がアクセスを行なうデータはすでに記憶装置に転
送されていることを示し、記憶装置からCPUに
データが読み込まれることになる。
なお、この実施例においては、先頭アドレスレ
ジスタ５にセツトされた先頭アドレス値と、転送
データレジスタ１７にセツトされれた転送データ
数とを加算回路２１により加算することで、最終
アドレス値を、最終アドレスレジスタ２３にセツ
トしているが、直接CPUから最終アドレスレジ
スタ２３に最終アドレス値をセツトすることも可
能であり、このようにすることにより、データ転
送制御装置１の構成を簡素化することができる。
ジスタ５にセツトされた先頭アドレス値と、転送
データレジスタ１７にセツトされれた転送データ
数とを加算回路２１により加算することで、最終
アドレス値を、最終アドレスレジスタ２３にセツ
トしているが、直接CPUから最終アドレスレジ
スタ２３に最終アドレス値をセツトすることも可
能であり、このようにすることにより、データ転
送制御装置１の構成を簡素化することができる。
また、この実施例では、先頭アドレス値と転送
データ数を加算することにより最終アドレス値を
得ているが、最終アドレス値を最終アドレスレジ
スタ２３に予め入力しておき、この最終アドレス
値から先頭アドレス値を減算することにより転送
データ数が得られることはいうまでもない。
データ数を加算することにより最終アドレス値を
得ているが、最終アドレス値を最終アドレスレジ
スタ２３に予め入力しておき、この最終アドレス
値から先頭アドレス値を減算することにより転送
データ数が得られることはいうまでもない。
さらに、上記実施例にあつては、入出力装置か
ら記憶装置へ転送されるデータは、記憶領域にお
けるアドレスの下位から上位へと、すなわちアド
レスが増加する方向に格納されるものとして説明
したが、入出力装置から記憶装置へ転送されるデ
ータを、記憶領域におけるアドレスの上位から下
位へと、すなわちアドレスが減少する方向に格納
するようにしてもよい。
ら記憶装置へ転送されるデータは、記憶領域にお
けるアドレスの下位から上位へと、すなわちアド
レスが増加する方向に格納されるものとして説明
したが、入出力装置から記憶装置へ転送されるデ
ータを、記憶領域におけるアドレスの上位から下
位へと、すなわちアドレスが減少する方向に格納
するようにしてもよい。
このような場合には、第１図に示す加算器２１
を減算器に変えて先頭アドレスから転送データ数
を減算することにより最終アドレス値を求め、デ
ータが転送されるごとに転送アドレスレジスタ１
１のアドレス値を−１づつカウントダウンし、比
較回路２５は、CPUがアクセスを行なうデータ
のアドレス値が最終アドレス値より大きいか又は
等しい場合にアンド回路２９に信号を出力し、比
較回路２７は、CPUがアクセスを行なうデータ
のアドレス値が転送がすでに終了したデータの内
最後のデータのアドレス値の次のアドレス値より
小さいか又は等しい場合にアンド回路２９に信号
を出力するようにすればよい。このような変更
は、この発明の技術的思想を逸脱するものではな
く、設計的変更事項にすぎないものである。
を減算器に変えて先頭アドレスから転送データ数
を減算することにより最終アドレス値を求め、デ
ータが転送されるごとに転送アドレスレジスタ１
１のアドレス値を−１づつカウントダウンし、比
較回路２５は、CPUがアクセスを行なうデータ
のアドレス値が最終アドレス値より大きいか又は
等しい場合にアンド回路２９に信号を出力し、比
較回路２７は、CPUがアクセスを行なうデータ
のアドレス値が転送がすでに終了したデータの内
最後のデータのアドレス値の次のアドレス値より
小さいか又は等しい場合にアンド回路２９に信号
を出力するようにすればよい。このような変更
は、この発明の技術的思想を逸脱するものではな
く、設計的変更事項にすぎないものである。
第２図はこの発明の第２の実施例に係るデータ
転送制御装置の構成ブロツク図である。この実施
例の特徴とするところは、第２図に示すデータ転
送制御装置を第３図に示すように複数接続して、
データ転送を効率良く高速に行なうようにしたこ
とにある。
転送制御装置の構成ブロツク図である。この実施
例の特徴とするところは、第２図に示すデータ転
送制御装置を第３図に示すように複数接続して、
データ転送を効率良く高速に行なうようにしたこ
とにある。
第２図に示したデータ転送制御装置は、第１図
に示したデータ転送制御装置に対して、他のデー
タ転送制御装置のアンド回路２９からのCPUが
行なつたアクセスが、未転送領域へのアクセスで
あることを示す信号が制御回路３に入力されるよ
うにしたものである。また、このようにするため
に、アンド回路２９は、ワイヤードオアあるいは
トライステイト構成となるように回路を構成した
ものである。
に示したデータ転送制御装置に対して、他のデー
タ転送制御装置のアンド回路２９からのCPUが
行なつたアクセスが、未転送領域へのアクセスで
あることを示す信号が制御回路３に入力されるよ
うにしたものである。また、このようにするため
に、アンド回路２９は、ワイヤードオアあるいは
トライステイト構成となるように回路を構成した
ものである。
第３図はCPU４９に対して第１のデータ転送
制御装置５１と第２のデータ転送制御装置５３と
を並列に接続して、データ転送を行なうシステム
を示したものである。例えば第１のデータ転送制
御装置５１が、所定の領域のデータ転送を実行す
る時に、第２のデータ転送制御装置５３が行なわ
れたアクセスが、未転送領域へのアクセスであつ
た場合には、第２のデータ転送制御装置５３は、
信号線４９を介して第１のデータ転送制御装置５
１の制御回路に、このアクセスが未転送領域への
アクセスであることを指示する信号を供給する。
この信号を受けて、第１のデータ転送制御回路５
１はアクセスを中断して、転送データレジスタ１
７及び転送アドレスレジスタのカウント指示をや
めて、一定時間後に再度アクセス動作を行なう。
制御装置５１と第２のデータ転送制御装置５３と
を並列に接続して、データ転送を行なうシステム
を示したものである。例えば第１のデータ転送制
御装置５１が、所定の領域のデータ転送を実行す
る時に、第２のデータ転送制御装置５３が行なわ
れたアクセスが、未転送領域へのアクセスであつ
た場合には、第２のデータ転送制御装置５３は、
信号線４９を介して第１のデータ転送制御装置５
１の制御回路に、このアクセスが未転送領域への
アクセスであることを指示する信号を供給する。
この信号を受けて、第１のデータ転送制御回路５
１はアクセスを中断して、転送データレジスタ１
７及び転送アドレスレジスタのカウント指示をや
めて、一定時間後に再度アクセス動作を行なう。
第１図はこの発明の第１の実施例に係るデータ
転送制御装置を示す構成ブロツク図、第２図はこ
の発明の第２の実施例に係るデータ転送制御装置
を示す構成ブロツク図、第３図は第２図に示した
データ転送制御装置を複数接続した構成ブロツク
図である。 （図の主要な部分を表わす符号の説明）、１…
…データ転送制御装置、５……先頭アドレスレジ
スタ、１１……転送アドレスレジスタ、１７……
転送データレジスタ、２１……加算回路、２３…
…最終アドレスレジスタ、２５……比較回路、２
７……比較回路、２９……アンド回路。
転送制御装置を示す構成ブロツク図、第２図はこ
の発明の第２の実施例に係るデータ転送制御装置
を示す構成ブロツク図、第３図は第２図に示した
データ転送制御装置を複数接続した構成ブロツク
図である。 （図の主要な部分を表わす符号の説明）、１…
…データ転送制御装置、５……先頭アドレスレジ
スタ、１１……転送アドレスレジスタ、１７……
転送データレジスタ、２１……加算回路、２３…
…最終アドレスレジスタ、２５……比較回路、２
７……比較回路、２９……アンド回路。
Claims (1)
- 【特許請求の範囲】 １ 記憶装置におけるアドレス値Ａを先頭とする
データ転送領域の最終アドレス値Ｂが設定される
第１の設定手段と、 記憶装置におけるデータ転送領域へ転送される
データの内転送がすでに終了した最後のデータの
アドレス値の次のアドレス値Ｃが設定される第２
の設定手段と、 第１の設定手段に設定される最終アドレス値Ｂ
と第２の設定手段に設定されるアドレス値Ｃと
CPUが記憶装置にアクセスしようとするデータ
のアドレス値Ｄとを比較して、先頭アドレス値Ａ
＜最終アドレス値Ｂである場合は、CPUが記憶
装置にアクセスしようとするデータのアドレス値
Ｄが、 アドレス値Ｃ≦アドレス値Ｄ≦アドレス値Ｂで
ある場合、又は、先頭アドレス値Ａ＞最終アドレ
ス値Ｂである場合には、CPUが記憶装置にアク
セスしようとするデータのアドレス値Ｄが、 アドレス値Ｃ≧アドレス値Ｄ≧アドレス値Ｂで
ある場合に、CPUがアクセスしようとするデー
タが記憶装置に転送されていない旨をCPUに通
知する判別通知手段と を有することを特徴とするデータ転送制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217112A JPS6275860A (ja) | 1985-09-30 | 1985-09-30 | デ−タ転送制御装置 |
| EP86113402A EP0217350B1 (en) | 1985-09-30 | 1986-09-30 | Data transfer control unit and system |
| US06/913,762 US4864533A (en) | 1985-09-30 | 1986-09-30 | Data transfer control unit permitting data access to memory prior to completion of data transfer |
| DE8686113402T DE3685622T2 (de) | 1985-09-30 | 1986-09-30 | Datentransfersteuereinheit und -system. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217112A JPS6275860A (ja) | 1985-09-30 | 1985-09-30 | デ−タ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275860A JPS6275860A (ja) | 1987-04-07 |
| JPH0556548B2 true JPH0556548B2 (ja) | 1993-08-19 |
Family
ID=16699037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217112A Granted JPS6275860A (ja) | 1985-09-30 | 1985-09-30 | デ−タ転送制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4864533A (ja) |
| EP (1) | EP0217350B1 (ja) |
| JP (1) | JPS6275860A (ja) |
| DE (1) | DE3685622T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3779313D1 (de) * | 1987-08-20 | 1992-06-25 | Ibm | Schnittstellenmechanismus fuer informationsuebertragungssteuerung zwischen zwei vorrichtungen. |
| US5129072A (en) * | 1989-03-08 | 1992-07-07 | Hewlett-Packard Company | System for minimizing initiator processor interrupts by protocol controller in a computer bus system |
| EP0410382A3 (en) * | 1989-07-24 | 1991-07-24 | Nec Corporation | Data transfer controller using direct memory access method |
| JP2978539B2 (ja) * | 1989-07-24 | 1999-11-15 | 日本電気株式会社 | データ転送制御装置 |
| DE69131527T2 (de) * | 1990-04-23 | 2000-04-27 | Matsushita Electric Ind Co Ltd | Datenübertragungssystem und -Verfahren |
| JPH0496163A (ja) * | 1990-08-08 | 1992-03-27 | Nec Corp | Ｄｍａコントローラ |
| EP0558208B1 (en) * | 1992-02-26 | 1998-12-16 | Cirrus Logic, Inc. | Digital video editing processing unit |
| US5423008A (en) * | 1992-08-03 | 1995-06-06 | Silicon Graphics, Inc. | Apparatus and method for detecting the activities of a plurality of processors on a shared bus |
| US6185634B1 (en) * | 1996-09-27 | 2001-02-06 | Emc Corporation | Address triggered DMA controller with an indicative signal including circuitry for calculating a new trigger address value based on the sum of the current trigger address and the descriptor register data with a trigger address register |
| JPH10124447A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | データ転送制御方法及び装置 |
| FR2757306B1 (fr) * | 1996-12-17 | 1999-01-15 | Sgs Thomson Microelectronics | Procede et dispositif de lecture avec prediction d'une memoire |
Citations (1)
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|---|---|---|---|---|
| JPS573126A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Input and output controlling system |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS605397Y2 (ja) * | 1980-12-29 | 1985-02-19 | 富士通株式会社 | デ−タ転送バッファ回路 |
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| US4490784A (en) * | 1982-04-21 | 1984-12-25 | Ives David C | High-speed data transfer unit for digital data processing system |
| US4575814A (en) * | 1982-05-26 | 1986-03-11 | Westinghouse Electric Corp. | Programmable interface memory |
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| US4607348A (en) * | 1983-02-28 | 1986-08-19 | Burroughs Corporation | Transfer rate control system from tape peripheral to buffer memory of peripheral controller |
| JPS59231652A (ja) * | 1983-06-13 | 1984-12-26 | Hitachi Ltd | メモリアクセス・オ−バラツプ検出方式 |
| US4534013A (en) * | 1983-06-30 | 1985-08-06 | Burroughs Corporation | Automatic write system for peripheral-controller |
| AU564271B2 (en) * | 1983-09-22 | 1987-08-06 | Digital Equipment Corporation | Retry mechanism for releasing control of a communications path in a digital computer system |
| US4612542A (en) * | 1984-12-20 | 1986-09-16 | Honeywell Inc. | Apparatus for arbitrating between a plurality of requestor elements |
| JPS61224051A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | バッファメモリ制御方法 |
-
1985
- 1985-09-30 JP JP60217112A patent/JPS6275860A/ja active Granted
-
1986
- 1986-09-30 EP EP86113402A patent/EP0217350B1/en not_active Expired
- 1986-09-30 DE DE8686113402T patent/DE3685622T2/de not_active Expired - Lifetime
- 1986-09-30 US US06/913,762 patent/US4864533A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573126A (en) * | 1980-06-05 | 1982-01-08 | Nec Corp | Input and output controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3685622D1 (de) | 1992-07-16 |
| US4864533A (en) | 1989-09-05 |
| EP0217350A2 (en) | 1987-04-08 |
| EP0217350A3 (en) | 1989-06-07 |
| EP0217350B1 (en) | 1992-06-10 |
| JPS6275860A (ja) | 1987-04-07 |
| DE3685622T2 (de) | 1992-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |