JPS605397Y2 - デ−タ転送バッファ回路 - Google Patents
デ−タ転送バッファ回路Info
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- JPS605397Y2 JPS605397Y2 JP19030680U JP19030680U JPS605397Y2 JP S605397 Y2 JPS605397 Y2 JP S605397Y2 JP 19030680 U JP19030680 U JP 19030680U JP 19030680 U JP19030680 U JP 19030680U JP S605397 Y2 JPS605397 Y2 JP S605397Y2
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- Japan
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- buffer
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Description
【考案の詳細な説明】
本考案はデータ転送バッファ回路に係り、特にバッファ
回路の転送データの保持状態を高速に判断できる安価な
構成の判断回路を設けたデータ転送バッファ回路に係る
。
回路の転送データの保持状態を高速に判断できる安価な
構成の判断回路を設けたデータ転送バッファ回路に係る
。
一般に、中央処理装置と入出力装置間などでデータ転送
を行う場合、同装置間にデータ転送バッファ回路が設け
られる。
を行う場合、同装置間にデータ転送バッファ回路が設け
られる。
このデータ転送バッファ回路においては、例えば、中央
処理装置からバッファメモリに書込まれる転送データを
次々に入出力装置へ読出して送出するに際し、書込の速
度と読出しの速度の差に基づきバッファメモリにデータ
が満杯となっているか、逆に空となっているかなどが判
断される。
処理装置からバッファメモリに書込まれる転送データを
次々に入出力装置へ読出して送出するに際し、書込の速
度と読出しの速度の差に基づきバッファメモリにデータ
が満杯となっているか、逆に空となっているかなどが判
断される。
そして、この判断結果を中央処理装置および入出力装置
に通知し、もって転送データの送出を一時中断させたり
、或いは転送データの受信を一時中断させることがしば
しば行われる。
に通知し、もって転送データの送出を一時中断させたり
、或いは転送データの受信を一時中断させることがしば
しば行われる。
従来、このような判断を行うため、例えば、２０語の記
憶容量を有するバッファメモリに対してｎビット以上の
書込データ計数用カウンタと、ｎビット以上の読出デー
タ計数用カウンタを設けたデータ転送バッファ回路が使
用されている。
憶容量を有するバッファメモリに対してｎビット以上の
書込データ計数用カウンタと、ｎビット以上の読出デー
タ計数用カウンタを設けたデータ転送バッファ回路が使
用されている。
そして、上記両カウンタの計数値の差を検出することに
より、バッファメモリ内のデータの有無を判断している
。
より、バッファメモリ内のデータの有無を判断している
。
第１図はかかる従来のデータ転送バッファ回路を示す図
であり、図中、ＢＭ□〜ＢＭ４はバッファメモリ、Ａ１
０ 、 Ａ３０ 、 Ａ２１〜Ａ２４はアンドゲート、
ＯＲ□、ＯＲ２はオアゲート、ＢＵＳｉは入力バス、Ｂ
ＵＳｏは出力バス、ＡＣＮ□、ＡＣＮ２はアドレスカウ
ンタ、ＤＥＣはデコーダ、ＳＥＬはセレクタ、Ｃｗは書
込バイトカウンタ、ＣＲは読出バイトカウンタ、ＡＤＤ
はアダーである。
であり、図中、ＢＭ□〜ＢＭ４はバッファメモリ、Ａ１
０ 、 Ａ３０ 、 Ａ２１〜Ａ２４はアンドゲート、
ＯＲ□、ＯＲ２はオアゲート、ＢＵＳｉは入力バス、Ｂ
ＵＳｏは出力バス、ＡＣＮ□、ＡＣＮ２はアドレスカウ
ンタ、ＤＥＣはデコーダ、ＳＥＬはセレクタ、Ｃｗは書
込バイトカウンタ、ＣＲは読出バイトカウンタ、ＡＤＤ
はアダーである。
上記アドレスカウンタＡＣＮ□、ＡＣＮ２は２ビツトの
出力を有し、書込バイトカウンタＣｗおよび読出バイト
カウンタＣＲは例えば１６ビツトの出力を有している。
出力を有し、書込バイトカウンタＣｗおよび読出バイト
カウンタＣＲは例えば１６ビツトの出力を有している。
データ転送に先立って、書込バイトカウンタＣいの内容
および読出バイトカウンタＣＲの内容は、それぞれ初期
値セットパルスＰＩ、Ｓ１．ＰＬＳ２をオアゲートＯＲ
１，ＯＲ２から受け、これにより初期値情報信１号ＩＮ
ＩＴ３． ＩＮＩＴ２を夫々格納する。
および読出バイトカウンタＣＲの内容は、それぞれ初期
値セットパルスＰＩ、Ｓ１．ＰＬＳ２をオアゲートＯＲ
１，ＯＲ２から受け、これにより初期値情報信１号ＩＮ
ＩＴ３． ＩＮＩＴ２を夫々格納する。
この初期値情報は１６ビツトの“０“よりなる。
データ転送が開始されると、書込スロープ信号ＷＳＲが
所定期間“１゛に立ち上り、その間に入カバスＢＵＳｉ
上で書込データ信号が図示しないデータ送出源より送出
される。
所定期間“１゛に立ち上り、その間に入カバスＢＵＳｉ
上で書込データ信号が図示しないデータ送出源より送出
される。
すると、アンドゲートＡ１ｏ１ クロックパルスＣＫを
１個出力し、４個のアンドゲートＡ２１〜．Ａ２４に与
えると共に、アドレスカウンタＡＣＨ□にも与える。
１個出力し、４個のアンドゲートＡ２１〜．Ａ２４に与
えると共に、アドレスカウンタＡＣＨ□にも与える。
このクロックパルスＧＫを与えられた４個のアンドゲー
トん□〜Ａ２゜のうちの１個はデコーダＤＥＣからも“
１゛°信号を得ており、従ってバッファメモリＢＭ□〜
ＢＭ、のうちの対応する１個にクロックパルスＣＫを加
える。
トん□〜Ａ２゜のうちの１個はデコーダＤＥＣからも“
１゛°信号を得ており、従ってバッファメモリＢＭ□〜
ＢＭ、のうちの対応する１個にクロックパルスＣＫを加
える。
いま、アドレスカウンタＡＣＮ１がクロックパルスＧＫ
の後縁（立下り）で動作するものとすれば、該アドレス
カウンタＡＣＮ□が動作する前の内容により選択された
アンドゲートおよびバッファメモリにクロックパルスＣ
Ｋが加えられ、同時にバッファメモリには入力バスＢＵ
Ｓｉ上ノテータ信号が格納される。
の後縁（立下り）で動作するものとすれば、該アドレス
カウンタＡＣＮ□が動作する前の内容により選択された
アンドゲートおよびバッファメモリにクロックパルスＣ
Ｋが加えられ、同時にバッファメモリには入力バスＢＵ
Ｓｉ上ノテータ信号が格納される。
この格納が済むとアドレスカウンタＡＣＮ１は内容を＋
１すると共に、クロックパルスＣＫがなくなるので全て
のバッファメモリＢＭ１〜ＢＭ４は入カバスＢＵＳｉ上
のデータをもはや格納不可能となる。
１すると共に、クロックパルスＣＫがなくなるので全て
のバッファメモリＢＭ１〜ＢＭ４は入カバスＢＵＳｉ上
のデータをもはや格納不可能となる。
こうして、各バッファメモリＢＭ１〜ＢＭ４に順次デー
タが書込まれるが、また同時に書込バイトカウンタＣｗ
はこの書込まれるデータの個数（バイト数）を計数して
いる。
タが書込まれるが、また同時に書込バイトカウンタＣｗ
はこの書込まれるデータの個数（バイト数）を計数して
いる。
一方、以上データ書込みと並行してバッフアメモノＢＭ
□〜ＢＭ４からのデータの読出しが次のように行われる
。
□〜ＢＭ４からのデータの読出しが次のように行われる
。
まず、図示しないデータ受信源からデータの要求を表示
した読出ストローブ信号Ｒ３Ｒが送られる。
した読出ストローブ信号Ｒ３Ｒが送られる。
すると、アンドゲートＡ３ｏは１個のクロックパルスＣ
Ｋを通過させ、アドレスカウンタＡＣＮ２とセレクタＳ
ＥＬと読出バイトカウンタＣＲに与える。
Ｋを通過させ、アドレスカウンタＡＣＮ２とセレクタＳ
ＥＬと読出バイトカウンタＣＲに与える。
アドレスカウンタＡＣＮ２もクロックパルスＣＫの後縁
で動作するものとすれば、読出クロックパルスＣＫを計
数する前のアドレスカウンタＡＣＮ２の内容によりセレ
クタＳＥＬはバッファメモリＢＭ１〜ＢＭ、のうちの１
つを選択し、該選択されたバッファメモリの内容を出力
バスＢＵＳｏ上に送出する。
で動作するものとすれば、読出クロックパルスＣＫを計
数する前のアドレスカウンタＡＣＮ２の内容によりセレ
クタＳＥＬはバッファメモリＢＭ１〜ＢＭ、のうちの１
つを選択し、該選択されたバッファメモリの内容を出力
バスＢＵＳｏ上に送出する。
このような１個データの読出はクロックパルスＣＫと伴
に終了し、該終了時点でアドレスカウンタＡＣＮ２の内
容が＋１され、同時に読出バイトカウンタＣＲの内容も
＋１される。
に終了し、該終了時点でアドレスカウンタＡＣＮ２の内
容が＋１され、同時に読出バイトカウンタＣＲの内容も
＋１される。
さて、このよう従来のデータ転送バッファ回路において
は、上記書込バイトカウンタＣｗの内容と読出バイトカ
ウンタＣＲとをアダーＡＤＤにおいて減算している。
は、上記書込バイトカウンタＣｗの内容と読出バイトカ
ウンタＣＲとをアダーＡＤＤにおいて減算している。
すなわち、両カウンタＣｗ、ＣＲの内容のうちの一方を
補数として加算し実質的に減算を行っている。
補数として加算し実質的に減算を行っている。
そして、この演算結果が、４４０ ｔｔか“１〜３“°
か“４“以上かにより夫々バッファメモリ内にデータが
不在であることを表示する不在信号ＥＭＰＴＹ 、デー
タが存在することを表示する存在信号ＥＸ、満杯である
ことを表示する満杯信号ＦＵＬＬを作成している。
か“４“以上かにより夫々バッファメモリ内にデータが
不在であることを表示する不在信号ＥＭＰＴＹ 、デー
タが存在することを表示する存在信号ＥＸ、満杯である
ことを表示する満杯信号ＦＵＬＬを作成している。
しかしながら、加減算回路は複雑であると共に高価であ
り、しかも動作速度も比較的遅いという不具合がある。
り、しかも動作速度も比較的遅いという不具合がある。
従って、本考案は構成が簡単で、且つ動作速度の高速な
バッファメモリ内のデータ在・不在判断回路を具えたデ
ータ転送バッファ回路を提供することを目的としており
、この目的は本考案においては ２ｎ語の記憶容量を有
するバッファメモリ、該バッファメモリに書込むべき転
送データの書込アドレスを表示し、該転送データの書込
みの都度歩進される（ｎ＋１）ビットの書込アドレスカ
ウンタ、該バッファメモリから読出すべき転送データの
読出アドレスを表示し、該転送データの読出しの都度歩
進される（ｎ＋１）ビットの読出アドレスカウンタ、上
記書込アドレスカウンタの出力とを対応するビット毎に
夫々排他的論理和を演算すると共に該ビット毎の演算結
果の論理積を演算する論理ゲート回路を具備腰該ゲート
回路の出力により上記バッファメモリの書込および読出
を制御するようにしたことを特徴とするデータ転送バッ
ファ回路によって遠戚される。
バッファメモリ内のデータ在・不在判断回路を具えたデ
ータ転送バッファ回路を提供することを目的としており
、この目的は本考案においては ２ｎ語の記憶容量を有
するバッファメモリ、該バッファメモリに書込むべき転
送データの書込アドレスを表示し、該転送データの書込
みの都度歩進される（ｎ＋１）ビットの書込アドレスカ
ウンタ、該バッファメモリから読出すべき転送データの
読出アドレスを表示し、該転送データの読出しの都度歩
進される（ｎ＋１）ビットの読出アドレスカウンタ、上
記書込アドレスカウンタの出力とを対応するビット毎に
夫々排他的論理和を演算すると共に該ビット毎の演算結
果の論理積を演算する論理ゲート回路を具備腰該ゲート
回路の出力により上記バッファメモリの書込および読出
を制御するようにしたことを特徴とするデータ転送バッ
ファ回路によって遠戚される。
以下、本考案の一実施例を図面に従って詳細に説明する
。
。
第２図は本考案に係るデータ転送バッファ回路の構成を
例示し、第３図は第２図に示す判定回路の詳細な構成を
例示している。
例示し、第３図は第２図に示す判定回路の詳細な構成を
例示している。
第２図において、アンドゲートＡ１ｏ、Ａａ。
、Ａ２１〜Ａ２４、デコーダＤＥＣ、バッファメモリＢ
Ｍ１〜ＢＭ４、セレクタＳＥＬ、入力バスＢＵＳｉ、出
力バスＢＵＳｏ、書込ストローブ信号ＷＳＲ１読出スト
ローブ信号Ｒ５Ｒ、クロックパルスＣＫはいずれも第１
図に同一符号で示すものと同じである。
Ｍ１〜ＢＭ４、セレクタＳＥＬ、入力バスＢＵＳｉ、出
力バスＢＵＳｏ、書込ストローブ信号ＷＳＲ１読出スト
ローブ信号Ｒ５Ｒ、クロックパルスＣＫはいずれも第１
図に同一符号で示すものと同じである。
従って、本実施例において従来と相違している点は、書
込カウンタ穴Ｃｗ１読出カウンタＡＣ，および判定回路
である。
込カウンタ穴Ｃｗ１読出カウンタＡＣ，および判定回路
である。
上記書込カウンタＡＣＷは３ビツトの出力を有し、その
うち下位の２ビツトの出力をデコーダＤＥＣに与え、全
ビットの出力を判定回路ＥＸＡＭに与えている。
うち下位の２ビツトの出力をデコーダＤＥＣに与え、全
ビットの出力を判定回路ＥＸＡＭに与えている。
すなわち、１個のバッファメモリＢＭ１〜ＢＭ、に対し
て２ビツト＋１ビツトの出力を有するカウンタが使用さ
れている。
て２ビツト＋１ビツトの出力を有するカウンタが使用さ
れている。
同様に読出カウンタＡＣＲも３ビツトの出力を有し、そ
のうち下位の２ビツトの出力をセレクタＳＥＬに与え、
全ビットの出力を判定回路ＥＸＡＭに与えている。
のうち下位の２ビツトの出力をセレクタＳＥＬに与え、
全ビットの出力を判定回路ＥＸＡＭに与えている。
次に、判定回路ＥＸＡＭを説明すると、第３図の破線で
囲まれる部分が判定回路を形成しており、図示のように
、書込カンタＡＣＷと読出カウンタＡＣＲの各３ビツト
の出力Ｃｉｏ、 Ｃｉ□、 Ｃｉ２゜ＣＯｏ、ＣＯｌ、
ＣＯ２を夫々同一順位のもの同士ＣｉｏとＣＯｏ、Ｃ１
１とＣＯｌ、Ｃ１２とＣＯ２ずつ入力する排他的論理和
ゲー）Ｅ１？ Ｃ２９Ｃ３を有し、更にこの排他的論理
和ゲートＥ１．Ｅ２．Ｅ３の出力の論理積を得るための
アンドゲートＡ１．Ａ２および、該論理積出力を否定す
る否定回路Ｎ２ならびに下位２ビツトに対応する排他的
論理和ゲートＥ２．Ｅ３の出力と最上位ビットに対応す
る排他的論理ゲートＥ１の否定出力との論理積を得るた
めのアンドゲートんと否定回路Ｎ１を有している。
囲まれる部分が判定回路を形成しており、図示のように
、書込カンタＡＣＷと読出カウンタＡＣＲの各３ビツト
の出力Ｃｉｏ、 Ｃｉ□、 Ｃｉ２゜ＣＯｏ、ＣＯｌ、
ＣＯ２を夫々同一順位のもの同士ＣｉｏとＣＯｏ、Ｃ１
１とＣＯｌ、Ｃ１２とＣＯ２ずつ入力する排他的論理和
ゲー）Ｅ１？ Ｃ２９Ｃ３を有し、更にこの排他的論理
和ゲートＥ１．Ｅ２．Ｅ３の出力の論理積を得るための
アンドゲートＡ１．Ａ２および、該論理積出力を否定す
る否定回路Ｎ２ならびに下位２ビツトに対応する排他的
論理和ゲートＥ２．Ｅ３の出力と最上位ビットに対応す
る排他的論理ゲートＥ１の否定出力との論理積を得るた
めのアンドゲートんと否定回路Ｎ１を有している。
なお、ＤＥＣ３はセレクタＳＥＬ （第２図）の内部に
設けられるデコーダである。
設けられるデコーダである。
判定回路ＥＸＡＭは、書込みカウンタＡＣＷと読出しカ
ウンタＡＣＲのそれぞれ下位１ビツトを排他的論理和デ
ートＥ３に入力するとともに、同様に中位１ビツトを排
他的論理和ゲートＥ２に入力し、さらに上位１ビツトを
排他的論理和ゲートＥ１にそれぞれ入力される。
ウンタＡＣＲのそれぞれ下位１ビツトを排他的論理和デ
ートＥ３に入力するとともに、同様に中位１ビツトを排
他的論理和ゲートＥ２に入力し、さらに上位１ビツトを
排他的論理和ゲートＥ１にそれぞれ入力される。
まず、バッファＥＭＰＴＹは、書込みカウンタＡＣＷと
１、読出しカウンタＡＣＲの値が同じ場合であるが、こ
の判定回路ＥＸＡＭの各排他的論理和Ｅｌ、Ｅ２．Ｅ３
にはそれぞれ同一の値が入力される事となるため、各排
他的論理和Ｅｌ、 Ｃ２、Ｃ３の出力は、総て“１°゛
となり、論理積ゲ−ＩＡＩ、Ａ２の出力は“１”となり
、論理積ゲートＡ２によりバッファがＥＭＰＴＹである
事を出力する。
１、読出しカウンタＡＣＲの値が同じ場合であるが、こ
の判定回路ＥＸＡＭの各排他的論理和Ｅｌ、Ｅ２．Ｅ３
にはそれぞれ同一の値が入力される事となるため、各排
他的論理和Ｅｌ、 Ｃ２、Ｃ３の出力は、総て“１°゛
となり、論理積ゲ−ＩＡＩ、Ａ２の出力は“１”となり
、論理積ゲートＡ２によりバッファがＥＭＰＴＹである
事を出力する。
一方バッファがＦＵＬＬの時には、書込みカウンタＡＣ
Ｗの値と、読出しカウンタＡＣＲの値の差が、書込みカ
ウンタＡＣＷの値の方がバッファの段数より多くなった
場合であるが、この場合には第２図に示すようにバッフ
ァの段数は４段であり、またカウンタは、３ビツト構戊
であるので、上位１ビツトは、バッファへの書込み／読
出しはそれぞれ交互に反転する事となる。
Ｗの値と、読出しカウンタＡＣＲの値の差が、書込みカ
ウンタＡＣＷの値の方がバッファの段数より多くなった
場合であるが、この場合には第２図に示すようにバッフ
ァの段数は４段であり、またカウンタは、３ビツト構戊
であるので、上位１ビツトは、バッファへの書込み／読
出しはそれぞれ交互に反転する事となる。
従って、バッファフルの判定は、下２桁が一致しており
、上位１桁が不一致の場合に、バッファフルの判定を示
す事になる。
、上位１桁が不一致の場合に、バッファフルの判定を示
す事になる。
よって、排他的論理和Ｅ１の出力が、０１９で排他的論
理和Ｅ２．Ｅ３の出力が１゛の場合に論理積ゲートＡ３
の出力が“１パとなり、バッファＦＵＬＬを検出する事
が出来る。
理和Ｅ２．Ｅ３の出力が１゛の場合に論理積ゲートＡ３
の出力が“１パとなり、バッファＦＵＬＬを検出する事
が出来る。
尚、バッファ内のデータ存在信号ＥＸは、バッファＥＭ
ＰＴＹで自車を条件とすれば良いので、バッファがＥＭ
ＰＴＹである事を出力する論理積ゲートＡ２の否定信号
がデータ存在信号ＥＸの出力となる。
ＰＴＹで自車を条件とすれば良いので、バッファがＥＭ
ＰＴＹである事を出力する論理積ゲートＡ２の否定信号
がデータ存在信号ＥＸの出力となる。
本実施例においては、上記構成の判定回路ＥＸＡＭを備
えており、加算回路のような桁上り（或いは桁下り）信
号がなくなっている。
えており、加算回路のような桁上り（或いは桁下り）信
号がなくなっている。
すなわち、下位の排他的論理和ゲートＥ工の出力が上位
の排他的論理ゲートＥ２．Ｅ３の入力となることはなく
、本考案においては各ビット毎に同時に並行して演算す
るようになっており、動作速度が大である。
の排他的論理ゲートＥ２．Ｅ３の入力となることはなく
、本考案においては各ビット毎に同時に並行して演算す
るようになっており、動作速度が大である。
無為、回路構成も簡素となる。特に、本考案においては
、書込／読出カウンタの最上位ビット出力を排他的論理
和演算し、バッファメモリ内にデータが不在なのか満杯
なのかを判定する条件を得ているため、カウンタの計数
動作に十分追従することができる。
、書込／読出カウンタの最上位ビット出力を排他的論理
和演算し、バッファメモリ内にデータが不在なのか満杯
なのかを判定する条件を得ているため、カウンタの計数
動作に十分追従することができる。
なお、本考案は上記実施例に限定されているのでなく、
２３個以上のデータを記憶するバッファメモリに対して
も同様に適用することができる。
２３個以上のデータを記憶するバッファメモリに対して
も同様に適用することができる。
第１図は従来のデータ転送バッファ回路を例示する図、
第２図は本考案に係るデータ転送バッファ回路を示す図
、第３図は第２図中の判定回路の詳細を例示する図であ
る。 ＢＭ１〜ＢＭ４・・・・・・バッファメモリ、ＡＣＷ・
・・・・・書込カウンタ、ＡＣＲ・・・・・・読出カウ
ンタ、Ｃ１９Ｃ２９Ｃ３・・・・・・排他的論理和ゲー
ト、Ａ、、 Ａ２？ Ａ３・・・・・・アンドゲート、
Ｎ□、Ｎ２・・・・・・否定回路。
第２図は本考案に係るデータ転送バッファ回路を示す図
、第３図は第２図中の判定回路の詳細を例示する図であ
る。 ＢＭ１〜ＢＭ４・・・・・・バッファメモリ、ＡＣＷ・
・・・・・書込カウンタ、ＡＣＲ・・・・・・読出カウ
ンタ、Ｃ１９Ｃ２９Ｃ３・・・・・・排他的論理和ゲー
ト、Ａ、、 Ａ２？ Ａ３・・・・・・アンドゲート、
Ｎ□、Ｎ２・・・・・・否定回路。
Claims (1)
- ２ｎ語の記憶容量を有するバッファメモリ、該バッファ
メモリに書込むべき転送データの書込アドレスを表示し
、該転送データの書込みの都度歩進される（ｎ＋１）ビ
ットの書込アドレスカウンタ、該バッファメモリから読
出すべき転送データの読出アドレスを表示し、該転送デ
ータの読出しの都度歩進される（ｎ＋１）ビットの読出
アドレスカウンタ、上記書込アドレスカウンタの出力と
該読出アドレスカウンタの出力とを対応するビット毎に
夫々排他的論理和を演算すると共に、該ビット毎の演算
結果の論理積を演算する論理ゲート回路を具備し、該ゲ
ート回路の出力により上記バッファメモリの書込および
読出を制御するようにしたことを特徴とするデータ転送
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030680U JPS605397Y2 (ja) | 1980-12-29 | 1980-12-29 | デ−タ転送バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030680U JPS605397Y2 (ja) | 1980-12-29 | 1980-12-29 | デ−タ転送バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57123536U JPS57123536U (ja) | 1982-08-02 |
| JPS605397Y2 true JPS605397Y2 (ja) | 1985-02-19 |
Family
ID=29994674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19030680U Expired JPS605397Y2 (ja) | 1980-12-29 | 1980-12-29 | デ−タ転送バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605397Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275860A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | デ−タ転送制御装置 |
-
1980
- 1980-12-29 JP JP19030680U patent/JPS605397Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57123536U (ja) | 1982-08-02 |
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