JPS61224051A - バッファメモリ制御方法 - Google Patents
バッファメモリ制御方法Info
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- JPS61224051A JPS61224051A JP60065620A JP6562085A JPS61224051A JP S61224051 A JPS61224051 A JP S61224051A JP 60065620 A JP60065620 A JP 60065620A JP 6562085 A JP6562085 A JP 6562085A JP S61224051 A JPS61224051 A JP S61224051A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バッファメモリ機構を備えたデータ処理装置であって、
あるメモリ番地の内容を読み出し、演算を施した後、同
一番地に書き込む形式の命令（イミディヱート命令）を
、上記バッファメモリ制御部内の連続処理によって実行
するデータ処理方式において、該バッファメモリからの
データの読み １出す際、必要とするデー
タが、該バッファメモリに存在しなかった時、主記憶装
置からｎバイト×ｍ回（ｎは正の整数１ｍは正の整数、
又は偶数）でムーブインされ、その先頭のｎバイト或い
は２ｎバイトがムーブインされた時点において、該バッ
ファメモリに対して、フェッチアクセス、或いはスドア
アクセスを行うようにすることにより、上記イミディエ
ート命令の処理時間の短縮を図るようにしたものである
。
あるメモリ番地の内容を読み出し、演算を施した後、同
一番地に書き込む形式の命令（イミディヱート命令）を
、上記バッファメモリ制御部内の連続処理によって実行
するデータ処理方式において、該バッファメモリからの
データの読み １出す際、必要とするデー
タが、該バッファメモリに存在しなかった時、主記憶装
置からｎバイト×ｍ回（ｎは正の整数１ｍは正の整数、
又は偶数）でムーブインされ、その先頭のｎバイト或い
は２ｎバイトがムーブインされた時点において、該バッ
ファメモリに対して、フェッチアクセス、或いはスドア
アクセスを行うようにすることにより、上記イミディエ
ート命令の処理時間の短縮を図るようにしたものである
。
本発明は、バッファメモリ機構を備えたデータ処理装置
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して実行する際の、バッファメモリ制御方
式に関する。
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して実行する際の、バッファメモリ制御方
式に関する。
一般に、データ処理装置においては、中央処理装置が上
記ｔｑ装置をフェッチして得られたデータを、主記憶装
置より容量は小さいがアクセスタイムの短いバッファメ
モリに蓄積し、以後のメモリフェッチにおいては、所要
のデータが上記バッファメモリにあると、１亥バツフア
メモリとの間でメモリアクセスを行い、所要のデータが
該バッファメモリに存在しない時には、主記憶装置から
当該データを含む１ブロックデータを、バッファメモリ
にムーブインした後、該バッファメモリをアクセスする
ようにして、見掛は上のメモリアクセス速度を向上させ
るバッファメモリ機構を備えている。
記ｔｑ装置をフェッチして得られたデータを、主記憶装
置より容量は小さいがアクセスタイムの短いバッファメ
モリに蓄積し、以後のメモリフェッチにおいては、所要
のデータが上記バッファメモリにあると、１亥バツフア
メモリとの間でメモリアクセスを行い、所要のデータが
該バッファメモリに存在しない時には、主記憶装置から
当該データを含む１ブロックデータを、バッファメモリ
にムーブインした後、該バッファメモリをアクセスする
ようにして、見掛は上のメモリアクセス速度を向上させ
るバッファメモリ機構を備えている。
このようなバッファメモリ機構を有するデータ処理装置
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して行う、例えば、イミディエート命令を
実行する場合、若し当該アドレスのデータが、該バッフ
ァメモリに存在しないと、主記憶装置から該データを先
頭アドレスに含む１ブロック （例えば、６４バイト）
のデータがバッファメモリにムーブインされる為、該ム
ーブイン動作中に、上記イミディエート命令の実行に必
要なオペランドデータ （例えば、先頭のＸバイト）が
、上記バッファメモリに登録されていることになる。
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して行う、例えば、イミディエート命令を
実行する場合、若し当該アドレスのデータが、該バッフ
ァメモリに存在しないと、主記憶装置から該データを先
頭アドレスに含む１ブロック （例えば、６４バイト）
のデータがバッファメモリにムーブインされる為、該ム
ーブイン動作中に、上記イミディエート命令の実行に必
要なオペランドデータ （例えば、先頭のＸバイト）が
、上記バッファメモリに登録されていることになる。
こうした事情に鑑み、該ムーブイン中のデータに対して
、上記イミディエート命令を実行することを考えると、
該イミディエート命令を高速に実行することが期待でき
る。
、上記イミディエート命令を実行することを考えると、
該イミディエート命令を高速に実行することが期待でき
る。
同一メモリ番地に対する読み出しと、書き込みが行われ
るイミディエート命令には、例えば、第５図に示すよう
な命令体系の３種の命令がある。
るイミディエート命令には、例えば、第５図に示すよう
な命令体系の３種の命令がある。
■ＡＮＤ ＩＭＭＥＤＩＡＴＥ命令
本図（ａ）で示す命令語で表現され、Ｂｌ（ペースレジ
スタ）と、Ｄｌ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
論理積を作って、上記同じオペランドアドレスにストア
する。
スタ）と、Ｄｌ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
論理積を作って、上記同じオペランドアドレスにストア
する。
■ＯＲ団ＭＥＤＩＡＴＥ命令
本図（ｂ）で示す命令語で表現され、Ｂｌ（ペースレジ
スタ）と、Ｄｌ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
論理和を作って、上記同じオペランドアドレスにストア
する。
スタ）と、Ｄｌ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
論理和を作って、上記同じオペランドアドレスにストア
する。
■ＥＯＲＩＭＭＥＤＩＡＴＥ 命令
本図（ｃ）で示す命令語で表現され、Ｂｌ（ペースレジ
スタ）と、ＤＩ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
排他的論理和を作って、上記同じオペランドアドレスに
ストアする。
スタ）と、ＤＩ（変位）によって定義されるオペランド
アドレスの内容と、Ｉ２が指定するレジスタの内容との
排他的論理和を作って、上記同じオペランドアドレスに
ストアする。
これらの命令は、前記バッファメモリ制御部内において
、フェッチ（読み出し）と、ストア（書き込み）とを連
続的に行わせる制御（即ち、ＦＣＨ＆ＳＴオペレーショ
ン）を、パイプライン制御回路に投入することによって
実行される。
、フェッチ（読み出し）と、ストア（書き込み）とを連
続的に行わせる制御（即ち、ＦＣＨ＆ＳＴオペレーショ
ン）を、パイプライン制御回路に投入することによって
実行される。
上記ＦＣＨ＆ ＳＴオペレーションに関連する部分をブ
ロック図で示したものが、第６図、第７図であって、第
６図はｎバイト×ｍ回（ｎ、 ｍは正の整数）の転送で
、バッファメモリにムーブインされｎバイト単位で書き
込みが行われる例を示しており、第７図はｎバイト×ｍ
回（ｎは正の整数１ｍは正の偶数）の転送でバッファメ
モリにムーブインされ、２ｎバイト単位で同時に該バッ
ファメモリへの書き込みが行われる例を示している。
ロック図で示したものが、第６図、第７図であって、第
６図はｎバイト×ｍ回（ｎ、 ｍは正の整数）の転送で
、バッファメモリにムーブインされｎバイト単位で書き
込みが行われる例を示しており、第７図はｎバイト×ｍ
回（ｎは正の整数１ｍは正の偶数）の転送でバッファメ
モリにムーブインされ、２ｎバイト単位で同時に該バッ
ファメモリへの書き込みが行われる例を示している。
第６図において、１はセットアソシアティブ方式のバッ
ファメモリ（ＢＳ）、 ２は演算部（ＥＵ）、 ２１は
オペランドワードレジスタ （以下、ＯＷＲと云う）。
ファメモリ（ＢＳ）、 ２は演算部（ＥＵ）、 ２１は
オペランドワードレジスタ （以下、ＯＷＲと云う）。
３はムーブインレジスタ （以下、ＭＩＲと云う）、４
はバッファデータインレジスタ （以下、ＢＤＩＲと云
う）５はストアデータレジスタ （以下、ＳＤＲと云う
）、６はストアバッファ （以下、ＳＴＢと云う）、で
ある。上記パイプライン制御回路は公知のものであるの
で、特に示していない。
はバッファデータインレジスタ （以下、ＢＤＩＲと云
う）５はストアデータレジスタ （以下、ＳＤＲと云う
）、６はストアバッファ （以下、ＳＴＢと云う）、で
ある。上記パイプライン制御回路は公知のものであるの
で、特に示していない。
本図に示した従来方式においては、主記憶装置からバッ
クアメモリ（ＢＳ）１へのムーブインデータはｎバイト
ｘｍ回（ｎ、ｍは正の整数）で転送され、ｎバイト単位
で書き込まれる所に特徴がある。
クアメモリ（ＢＳ）１へのムーブインデータはｎバイト
ｘｍ回（ｎ、ｍは正の整数）で転送され、ｎバイト単位
で書き込まれる所に特徴がある。
従って、例えば８バイト単位の転送で、１ブロック６４
バイトのデータを転送する場合には、合計８回のバッフ
ァメモリ（ＢＳ）１への書き込みが行われることになる
。
バイトのデータを転送する場合には、合計８回のバッフ
ァメモリ（ＢＳ）１への書き込みが行われることになる
。
上記イミディエート命令によって、本図のようなバッフ
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ） １
にある場合には、上記ＦＣ１ｌ＆ＳＴオペレーションが
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（ＥＵ） ２に送出され、
当該演算が施された後、叶Ｒ２１，ＳＤＲ５，８ＤＩＲ
４を経て、バックアメモリ（ＢＳ） １にストアされる
と共に、ＳＴＢ ６を通して、主記憶装置（図示せず）
へもストアされる。
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ） １
にある場合には、上記ＦＣ１ｌ＆ＳＴオペレーションが
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（ＥＵ） ２に送出され、
当該演算が施された後、叶Ｒ２１，ＳＤＲ５，８ＤＩＲ
４を経て、バックアメモリ（ＢＳ） １にストアされる
と共に、ＳＴＢ ６を通して、主記憶装置（図示せず）
へもストアされる。
（２）必要とするデータがバッファメモリ（ＢＳ） １
にない場合、即ちＬｉｎｅ Ｍｉｓｓｉｎｇ時には、該
バッファメモリ（ＢＳ） １がセットアソシアティブ方
式のバックアメモリであるので、６４バイトのブロック
フェッチが行われる。即ち、 メモリ制御部（ＭＣＩ）を通して、主記憶装置にブロッ
クフェッチ要求を出し、６４バイトのブロックデータを
８バイト単位でムーブインする時、最初の８バイトデー
タの内のＸバイト （例えば、１バイト一般には１≦Ｘ
≦８）を、ＭＩＲ３からバイパス通路（ＢＹＰＡＳＳ）
を通して、演算部（ＥＵ） ２に送出し、６４バイトデ
ータの総てのデータのムーブイン完了後、該バッファメ
モリ（ＢＳ） １に対する上記、ＦＣＨ＆ＳＴオペレー
ションのストア（ＳＴ）を行っていた。
にない場合、即ちＬｉｎｅ Ｍｉｓｓｉｎｇ時には、該
バッファメモリ（ＢＳ） １がセットアソシアティブ方
式のバックアメモリであるので、６４バイトのブロック
フェッチが行われる。即ち、 メモリ制御部（ＭＣＩ）を通して、主記憶装置にブロッ
クフェッチ要求を出し、６４バイトのブロックデータを
８バイト単位でムーブインする時、最初の８バイトデー
タの内のＸバイト （例えば、１バイト一般には１≦Ｘ
≦８）を、ＭＩＲ３からバイパス通路（ＢＹＰＡＳＳ）
を通して、演算部（ＥＵ） ２に送出し、６４バイトデ
ータの総てのデータのムーブイン完了後、該バッファメ
モリ（ＢＳ） １に対する上記、ＦＣＨ＆ＳＴオペレー
ションのストア（ＳＴ）を行っていた。
具体的に述べると、通常主記憶装置からのムーブインさ
れる１ブロックは、６４バイト境界の連続した６４バイ
トからなり、バッファメモリ（ＯＳ） １への転送単位
は８バイト境界の連続した８バイトであって、先ず最初
の８バイトがＭＩＲ３にセントされ、マルチプレクサ３
１１．８ＤＩＲ４を通して、バッファメモリ（１３Ｓ）
１に第１回目の書き込みが行われる。
れる１ブロックは、６４バイト境界の連続した６４バイ
トからなり、バッファメモリ（ＯＳ） １への転送単位
は８バイト境界の連続した８バイトであって、先ず最初
の８バイトがＭＩＲ３にセントされ、マルチプレクサ３
１１．８ＤＩＲ４を通して、バッファメモリ（１３Ｓ）
１に第１回目の書き込みが行われる。
以降、同じ動作が繰り替えされて、メモリ制御部（ＭＣ
’ｔｌ）からムーブインされ、８バイトメ８回＝６４バ
イト ０８回の書き込み動作によって、総てのブロックフェッ
チを完了していた。
’ｔｌ）からムーブインされ、８バイトメ８回＝６４バ
イト ０８回の書き込み動作によって、総てのブロックフェッ
チを完了していた。
上記ムーブイン動作時、最初の８バイトデータがムーブ
インレジスタＭＩＲ３にセットされると、該８バイトデ
ータ内の先頭のＸバイト（例えば、１バイト、一般には
１≦Ｘ≦８）が、即バイパスルート（ＢＹＰＡＳＳ）を
通して、演算部（ＥＵ） ２に送出される。
インレジスタＭＩＲ３にセットされると、該８バイトデ
ータ内の先頭のＸバイト（例えば、１バイト、一般には
１≦Ｘ≦８）が、即バイパスルート（ＢＹＰＡＳＳ）を
通して、演算部（ＥＵ） ２に送出される。
この時、該６４バイトデータ中の、各８バイト毎にフラ
グ（Ｆ） １１を持ち、上記８バイトのムーブインが終
了する毎に、各フラグ（Ｆ）を“１°とする。
グ（Ｆ） １１を持ち、上記８バイトのムーブインが終
了する毎に、各フラグ（Ｆ）を“１°とする。
そして、６４バイトの総てのフラグ（Ｆ）が“１°とな
った時に、ムーブイン完了信号（Ｍｌ−Ｃ）をオンとす
る。
った時に、ムーブイン完了信号（Ｍｌ−Ｃ）をオンとす
る。
この時点において、既に演算部（ＥＵ）２において演算
された結果を、バッファメモリ（ＢＳ） １にストアす
る為のプライオリティ（Ｐ）が立てられ、上記パイプラ
インに投入され、Ｗサイクルにおいて、ＳＤＲ５にセッ
トされ、Ｓサイクルにおいて、ＢＤＩＲ４を通して、バ
ックアメモリ（ＢＳ） １の当該エリアにストアされる
。
された結果を、バッファメモリ（ＢＳ） １にストアす
る為のプライオリティ（Ｐ）が立てられ、上記パイプラ
インに投入され、Ｗサイクルにおいて、ＳＤＲ５にセッ
トされ、Ｓサイクルにおいて、ＢＤＩＲ４を通して、バ
ックアメモリ（ＢＳ） １の当該エリアにストアされる
。
この時の動作をタイムチャートで示すと、第８図の通り
となる。
となる。
本図において、
Ｐニブライオリティサイクル。
Ｔニアドレス変換バッファ（ＴＬＢ）、及びバッファメ
モリのタグ部をアクセスするサイクル。
モリのタグ部をアクセスするサイクル。
Ｂ：バッファサイクル。
Ｒ：演算結果が出力されるリザルトサイクル。
Ｗ：中央処理装置内レジスタへの書き込みサイクル。
Ｓ：バックアメモリ（ＢＳ）へのストアサイクル。
を示している。
先ずＰサイクルにおいて、ＦＣＨ＆ＳＴ ＲＥＱカｎチ
、Ｔサイクルでバッファメモリ（ＯＳ） １のタグ部を
検索して、所望のデータが存在しないことが認識される
と、ＲサイクルにおいてＬｉｎｅ Ｍｉｓｓｉｎｇ （
ＬＭＤ）となり、メモリ制御部（ＭＣＵ）を通して、主
記憶装置に対しブロックフェッチ要求（ＭＳＲＥＱ）を
送出する。
、Ｔサイクルでバッファメモリ（ＯＳ） １のタグ部を
検索して、所望のデータが存在しないことが認識される
と、ＲサイクルにおいてＬｉｎｅ Ｍｉｓｓｉｎｇ （
ＬＭＤ）となり、メモリ制御部（ＭＣＵ）を通して、主
記憶装置に対しブロックフェッチ要求（ＭＳＲＥＱ）を
送出する。
その後、メモリ制御部（ＭＣＵ）から何サイクル後にデ
ータを転送すると云う信号が送られてくるので、そのタ
イミングに合わせて、バッファメモリ制御部内において
、ムーブインのプライオリティ（Ｐ）を立て、パイプラ
イン制御回路に投入する。
ータを転送すると云う信号が送られてくるので、そのタ
イミングに合わせて、バッファメモリ制御部内において
、ムーブインのプライオリティ（Ｐ）を立て、パイプラ
イン制御回路に投入する。
この時のオペレーションはストアオペレーションである
ので、パイプライン制御回路においては、ｐ、 ｗ、
ｓの３ステージが基本動作となる。
ので、パイプライン制御回路においては、ｐ、 ｗ、
ｓの３ステージが基本動作となる。
従って、８バイト毎に、上記Ｐ、Ｗ、Ｓのパイプライン
動作が実行され、第８回目のストアオペレーションが開
始された時点で、ムーブイン完了（上記、旧−〇）とな
り、演算部（ＥＵ） ２での演算結果を、バッファメモ
リ（ＢＳ） ｌにストアする為のプライオリティ（Ｐ）
が立てられ、そのＷサイクルにおいて、該演算結果が演
算部（ＥＵ） ２内（７）ＯＷＲ２１がら、５ＤＲ５に
セットされ、Ｓサイクルにおいて、該ＳＤＲ５からＢＤ
ＩＲ４を通して、当該エリアにストアされることにより
、一連のＦＣＨ＆ ＳＴオペレーションが完了する。
動作が実行され、第８回目のストアオペレーションが開
始された時点で、ムーブイン完了（上記、旧−〇）とな
り、演算部（ＥＵ） ２での演算結果を、バッファメモ
リ（ＢＳ） ｌにストアする為のプライオリティ（Ｐ）
が立てられ、そのＷサイクルにおいて、該演算結果が演
算部（ＥＵ） ２内（７）ＯＷＲ２１がら、５ＤＲ５に
セットされ、Ｓサイクルにおいて、該ＳＤＲ５からＢＤ
ＩＲ４を通して、当該エリアにストアされることにより
、一連のＦＣＨ＆ ＳＴオペレーションが完了する。
但し、上記ストアパイプライン（Ｐ、 Ｗ、 Ｓ）のプ
ライオリティ（Ｐ）は、メモリ制御部（ＭＣＵ）からの
データが毎サイクル送られてくるとは限らないので、数
τ遅れることがある。
ライオリティ（Ｐ）は、メモリ制御部（ＭＣＵ）からの
データが毎サイクル送られてくるとは限らないので、数
τ遅れることがある。
次に、第７図の従来方式においては、主記憶装置からバ
ッファメモリ（ＢＳ） １へのデータ転送が、ｎバイト
×ｍ回（ｎは正の整数８ｍは正の偶数）で行われ、２ｎ
バイト単位で同時に書き込まれる所に特徴がある。
ッファメモリ（ＢＳ） １へのデータ転送が、ｎバイト
×ｍ回（ｎは正の整数８ｍは正の偶数）で行われ、２ｎ
バイト単位で同時に書き込まれる所に特徴がある。
本図において、第６図と同じ記号は、同じ対象物を示し
、特にムーブインレジスタとしてＭＩＲＥＶＮ ３１と
、ＭＩＲＯＤＤ ３２が設けられ、バッファチータイン
レジスタとしテＢＤＩＲＥＶＮ ４１．ＢＤＩＲＯＤＤ
４２が設けられている所が異なる。
、特にムーブインレジスタとしてＭＩＲＥＶＮ ３１と
、ＭＩＲＯＤＤ ３２が設けられ、バッファチータイン
レジスタとしテＢＤＩＲＥＶＮ ４１．ＢＤＩＲＯＤＤ
４２が設けられている所が異なる。
上記イミディエート命令によって、本図のようなバッフ
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ） １
にある場合には、上記ＦＣＨ＆ ＳＴオペレーションが
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（Ｅｌ） ２に送出され、
当該演算が施された後、ＯＷＲ２１，ＳＤＲ５を経て、
ＢＤＴＲＥＶＮ ４１．又はＢＤＩＲＯＤＤ ４２の何
れかを通して、バッファメモリ（ＢＳ） １にストアさ
れると共に、５ＴＢ６を通して、主記憶装置（図示せず
）へもストアされる。
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ） １
にある場合には、上記ＦＣＨ＆ ＳＴオペレーションが
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（Ｅｌ） ２に送出され、
当該演算が施された後、ＯＷＲ２１，ＳＤＲ５を経て、
ＢＤＴＲＥＶＮ ４１．又はＢＤＩＲＯＤＤ ４２の何
れかを通して、バッファメモリ（ＢＳ） １にストアさ
れると共に、５ＴＢ６を通して、主記憶装置（図示せず
）へもストアされる。
（２）必要とするデータがバッファメモリ（ＢＳ） １
にない場合、即ちＬｉｎｅ Ｍｉｓｓｉｎｇ時には、該
バッファメモリ（ＢＳ） １がセットアソシアティブ方
式のバッファメモリであるので、６４バイトのブロック
フェッチが行われる。即ち、 メモリ制御部（ＭＣＵ）を通して、主記憶装置にブロッ
クフェッチ要求を出し、６４バイトのブロックデータを
８バイト単位でムーブインする時、最初の８バイトデー
タの内のＸバイト （例えば、１バイト一般にはｌ≦Ｘ
≦８）を、ＭＩＲＥＶＮ ３１．又はＭＩＲＯＤＤ ３
２の何れかからバイパス通路（ＢＹＰＡＳＳ）を通して
、演算部（［！Ｕ）２に送出し、６４バイトデータの総
てのデータのムーブイン完了後、該バッファメモリ（Ｂ
Ｓ） １に対する上記、ＦＣＨ＆Ｓ？ＳＴレーションの
ストア（ＳＴ）を行っていた。
にない場合、即ちＬｉｎｅ Ｍｉｓｓｉｎｇ時には、該
バッファメモリ（ＢＳ） １がセットアソシアティブ方
式のバッファメモリであるので、６４バイトのブロック
フェッチが行われる。即ち、 メモリ制御部（ＭＣＵ）を通して、主記憶装置にブロッ
クフェッチ要求を出し、６４バイトのブロックデータを
８バイト単位でムーブインする時、最初の８バイトデー
タの内のＸバイト （例えば、１バイト一般にはｌ≦Ｘ
≦８）を、ＭＩＲＥＶＮ ３１．又はＭＩＲＯＤＤ ３
２の何れかからバイパス通路（ＢＹＰＡＳＳ）を通して
、演算部（［！Ｕ）２に送出し、６４バイトデータの総
てのデータのムーブイン完了後、該バッファメモリ（Ｂ
Ｓ） １に対する上記、ＦＣＨ＆Ｓ？ＳＴレーションの
ストア（ＳＴ）を行っていた。
具体的に述べると、通常主記憶装置がらのムーブインさ
れる１ブロックは、前述のように６４バイト境界の連続
した６４バイトからなり、バッフアメそり（ＢＳ） １
への転送単位は８バイト境界の連続した８バイトであっ
て、偶数、又は奇数アドレスの８バイトと、続く奇数、
又は偶数アドレスの８バイトのデータが、それぞれムー
ブインレジスタ（ＭＩＲＥＶＮ） ３１．（ＭＩＲ０Ｄ
Ｄ） ３２の何れかにセットされ、１６バイトデータに
揃った時点において、マルチプレクサ３１１，３２１．
及びバッファチータインレジスタ（ＢＤＩＲＥＶＮ）
４１．（ＢＤＩＲ０ＤＤ） ４２を通して、バッファメ
モリ（ＢＳ） １に第１回目の書き込みが行われる。
れる１ブロックは、前述のように６４バイト境界の連続
した６４バイトからなり、バッフアメそり（ＢＳ） １
への転送単位は８バイト境界の連続した８バイトであっ
て、偶数、又は奇数アドレスの８バイトと、続く奇数、
又は偶数アドレスの８バイトのデータが、それぞれムー
ブインレジスタ（ＭＩＲＥＶＮ） ３１．（ＭＩＲ０Ｄ
Ｄ） ３２の何れかにセットされ、１６バイトデータに
揃った時点において、マルチプレクサ３１１，３２１．
及びバッファチータインレジスタ（ＢＤＩＲＥＶＮ）
４１．（ＢＤＩＲ０ＤＤ） ４２を通して、バッファメ
モリ（ＢＳ） １に第１回目の書き込みが行われる。
以降同じ動作が繰り返されて、上記６４バイトのブロッ
クデータが、８回に分けられて、メモリ制御部（ＭＣＵ
）からムーブインされ、結局１６バイト×４回・６４バ
イト の４回の書き込み動作によって、総てのブロックフェッ
チを完了していた。
クデータが、８回に分けられて、メモリ制御部（ＭＣＵ
）からムーブインされ、結局１６バイト×４回・６４バ
イト の４回の書き込み動作によって、総てのブロックフェッ
チを完了していた。
上記ムーブイン動作時、最初の８バイトデータがムーブ
インレジスタ（旧ＲＥＶＮ） ３１．又は（旧ＲＯＤＤ
） ３２にセットされると、該８バイトデータの内の先
頭のＸバイト（例えば、１バイト、一般には１≦Ｘ≦８
バイト）が、即バイパスルート（ＢＹＰＡＳＳ）を通し
て、演算部（ＥＵ） ２に送出される。
インレジスタ（旧ＲＥＶＮ） ３１．又は（旧ＲＯＤＤ
） ３２にセットされると、該８バイトデータの内の先
頭のＸバイト（例えば、１バイト、一般には１≦Ｘ≦８
バイト）が、即バイパスルート（ＢＹＰＡＳＳ）を通し
て、演算部（ＥＵ） ２に送出される。
この時、該６４バイトデータ中の、各８バイト毎にフラ
グ（Ｆ） １１を持ち、上記１６バイトのムーブインが
終了する毎に、各フラグ（Ｆ）を“１゛とする。
グ（Ｆ） １１を持ち、上記１６バイトのムーブインが
終了する毎に、各フラグ（Ｆ）を“１゛とする。
そして、６４バイトの総てのフラグ（Ｆ）が“１°とな
った時に、ムーブイン完了信号（ＭＩ−Ｃ）をオンとす
る。
った時に、ムーブイン完了信号（ＭＩ−Ｃ）をオンとす
る。
この時点において、既に演算部（ＥＵ） ２において演
算された結果を、バッファメモリ（ＢＳ） １にストア
する為のプライオリティ（Ｐ）が立てられ、上記パイプ
ラインに投入され、Ｗサイクルにおいて５ＤＲ５にセッ
トされ、Ｓサイクルにおいて、バッファデータイアＬ／
ジスタ（ＢＤＩＲＥＶＮ） ４１．又は（ＢＤＩＲＯＤ
Ｄ） ４２を通してバッファメモリ（ＢＳ） １の当８
亥エリアにストアされる。
算された結果を、バッファメモリ（ＢＳ） １にストア
する為のプライオリティ（Ｐ）が立てられ、上記パイプ
ラインに投入され、Ｗサイクルにおいて５ＤＲ５にセッ
トされ、Ｓサイクルにおいて、バッファデータイアＬ／
ジスタ（ＢＤＩＲＥＶＮ） ４１．又は（ＢＤＩＲＯＤ
Ｄ） ４２を通してバッファメモリ（ＢＳ） １の当８
亥エリアにストアされる。
この時の動作をタイムチャートで示すと、第９図の通り
となり、第８図と同じ記号は同じ処理を示している。
となり、第８図と同じ記号は同じ処理を示している。
この方式においても、Ｌｉｎｅ Ｍｉｓｓｉｎｇ（ＬＭ
Ｄ）時に、主記憶装置に対してブロックフェッチ要求（
ＭＳＲＥＱ）を送出し、バッファメモリ制御部内におい
て。
Ｄ）時に、主記憶装置に対してブロックフェッチ要求（
ＭＳＲＥＱ）を送出し、バッファメモリ制御部内におい
て。
ムーブインのプライオリティ（Ｐ）を立て、パイプライ
ンに投入する所迄は同じであるが、実行的にストアオペ
レーションであるｐ、ｗ、ｓの各ステージからなる該ム
ーブインオペレーションの動作が異なる。
ンに投入する所迄は同じであるが、実行的にストアオペ
レーションであるｐ、ｗ、ｓの各ステージからなる該ム
ーブインオペレーションの動作が異なる。
即ち、８バイト＋８バイト＝１６バイトが揃った所でバ
ッファメモリ（ＢＳ） １への書き込みが行われるので
、１回の書き込みの為のデータが揃うのに２τかかる。
ッファメモリ（ＢＳ） １への書き込みが行われるので
、１回の書き込みの為のデータが揃うのに２τかかる。
従って該ムーブインのプライオリティ（Ｐ）は２τ毎に
しか立たない。
しか立たない。
従って、１６バイト （即ち、８千８バイト）毎に、上
記ｐ、 ｗ、 ｓのパイプライン動作が実行され、第４
回目のストアオペレーションが開始された時点で、ムー
ブイン完了（上記、旧−Ｃ）となり、演算部（ＥＵ）
２での演算結果を、バッファメモリ（ＢＳ） １にスト
アする為のプライオリティ（Ｐ）が立てられ、そのＷサ
イクルにおいて、該演算結果が演算部（ｔ！Ｕ）２内の
オペランドワードレジスタ（ＯＷＲ） ２１から、ＳＤ
Ｒ５にセットされ、Ｓサイクルにおいて、バッフｙチー
タインｔｚシスタ（ＢＤＩＲＥＶＮ） ４１．又は（Ｂ
Ｄ ＩＲ０ＤＤ） ４２を通して、当該エリアにストア
されることにより、一連のＦＣＨ＆ ＳＴオペレーショ
ンが完了する。
記ｐ、 ｗ、 ｓのパイプライン動作が実行され、第４
回目のストアオペレーションが開始された時点で、ムー
ブイン完了（上記、旧−Ｃ）となり、演算部（ＥＵ）
２での演算結果を、バッファメモリ（ＢＳ） １にスト
アする為のプライオリティ（Ｐ）が立てられ、そのＷサ
イクルにおいて、該演算結果が演算部（ｔ！Ｕ）２内の
オペランドワードレジスタ（ＯＷＲ） ２１から、ＳＤ
Ｒ５にセットされ、Ｓサイクルにおいて、バッフｙチー
タインｔｚシスタ（ＢＤＩＲＥＶＮ） ４１．又は（Ｂ
Ｄ ＩＲ０ＤＤ） ４２を通して、当該エリアにストア
されることにより、一連のＦＣＨ＆ ＳＴオペレーショ
ンが完了する。
この場合も、メモリ制御部（ＭＣＵ）からデータが２τ
毎に送られてくるとは限らないので、該ストアパイプラ
インのプライオリティ（Ｐ）は数τ遅れることがある。
毎に送られてくるとは限らないので、該ストアパイプラ
インのプライオリティ（Ｐ）は数τ遅れることがある。
従って、従来方式において、イミディエート命令を実行
して、バッファメモリ（ＢＳ） １がＬｉｎｅ Ｍｉｓ
ｓｉｎｇの時には、Ｘバイトのオペランドデータの演算
部（ＥＵ） ２への転送は、第１回目のムーブイン動作
時に、例えば該ムーブインされた８バイトデータの内の
Ｘバイト（１≦Ｘ≦８）が、ムーブインレジスタ（ＭＩ
Ｒ３，又はＭＩＲＥＶＮ ３１．又はＭＩＲ０ＤＤ３２
）からバイパスルート（ＢＹＰＡＳＳ）で行われるが、
演算結果のバッファメモリ（ＢＳ） １へのストア動作
は、６４バイトのブロックフェッチ完了後において行わ
れる為、該イミディエート命令の処理時間が長（なると
云う問題があった。
して、バッファメモリ（ＢＳ） １がＬｉｎｅ Ｍｉｓ
ｓｉｎｇの時には、Ｘバイトのオペランドデータの演算
部（ＥＵ） ２への転送は、第１回目のムーブイン動作
時に、例えば該ムーブインされた８バイトデータの内の
Ｘバイト（１≦Ｘ≦８）が、ムーブインレジスタ（ＭＩ
Ｒ３，又はＭＩＲＥＶＮ ３１．又はＭＩＲ０ＤＤ３２
）からバイパスルート（ＢＹＰＡＳＳ）で行われるが、
演算結果のバッファメモリ（ＢＳ） １へのストア動作
は、６４バイトのブロックフェッチ完了後において行わ
れる為、該イミディエート命令の処理時間が長（なると
云う問題があった。
本発明は上記従来の欠点に鑑み、イミディエート命令で
、Ｌｉｎｅ Ｍｉｓｓｉｎｇの時、ブロックフェッチデ
ータの先頭の８．又は１６バイトのムーブイン後には、
既に該命令でＦＣ）ｌ ＆ ＳＴオペレーションの対象
となるデータが、バッファメモリ（ＢＳ）上に存在して
いることに着目して、６４バイトのフ゛ロックフェッチ
の完了を待たないで、前述の第１回目の８゜又は１６ハ
イトのムーブイン後に、バッファメモリへのフェッチア
クセス、又はストアアクセスを行い、該イミディエート
命令の処理時間の短縮化を図る方法を提供することを目
的とするものである。
、Ｌｉｎｅ Ｍｉｓｓｉｎｇの時、ブロックフェッチデ
ータの先頭の８．又は１６バイトのムーブイン後には、
既に該命令でＦＣ）ｌ ＆ ＳＴオペレーションの対象
となるデータが、バッファメモリ（ＢＳ）上に存在して
いることに着目して、６４バイトのフ゛ロックフェッチ
の完了を待たないで、前述の第１回目の８゜又は１６ハ
イトのムーブイン後に、バッファメモリへのフェッチア
クセス、又はストアアクセスを行い、該イミディエート
命令の処理時間の短縮化を図る方法を提供することを目
的とするものである。
第１図は本発明の概念を示した図であって、主記憶装置
のあるメモリ番地の内容を読み出し、演算を施した後、
同一番地に書き込む形式の命令、例えば前述のイミディ
エート命令を、前述のバッファメモリ制御部内の連続処
理によって実行するデータ処理方式において、バッファ
メモリ（ＢＳ） １からのデータの読み出しの際、必要
とするデータが該バッファメモリ（ＢＳ） １に存在し
なかった時、（１） 主記憶装置から該バッファメモ
リ（ＢＳ） １にｎバイト×ｍ回（ｎ、ｍは正の整数）
で転送され、ｎバイトの単位でムーブインが行われる１
ブロックデータ１１の先頭のｎバイト１１１がバッファ
メモリ（ＢＳ）１にムーブインされた時点（即ち、Ｆｉ
ｒｓｔ Ｍｏｖｅ−ｉｎ Ｃｏｍｐｌｅｔｅ、以下この
時点をＦＭＣ時点と云う）で、必要とするＸバイト（ｌ
≦Ｘ≦ｎ）のデータをバッファメモリ（ＢＳ）１カミら
読み出して演算部に送出し、その演算結果をバッファメ
モリ（ＢＳ）１と主記憶装置に書き込むように構成する
。
のあるメモリ番地の内容を読み出し、演算を施した後、
同一番地に書き込む形式の命令、例えば前述のイミディ
エート命令を、前述のバッファメモリ制御部内の連続処
理によって実行するデータ処理方式において、バッファ
メモリ（ＢＳ） １からのデータの読み出しの際、必要
とするデータが該バッファメモリ（ＢＳ） １に存在し
なかった時、（１） 主記憶装置から該バッファメモ
リ（ＢＳ） １にｎバイト×ｍ回（ｎ、ｍは正の整数）
で転送され、ｎバイトの単位でムーブインが行われる１
ブロックデータ１１の先頭のｎバイト１１１がバッファ
メモリ（ＢＳ）１にムーブインされた時点（即ち、Ｆｉ
ｒｓｔ Ｍｏｖｅ−ｉｎ Ｃｏｍｐｌｅｔｅ、以下この
時点をＦＭＣ時点と云う）で、必要とするＸバイト（ｌ
≦Ｘ≦ｎ）のデータをバッファメモリ（ＢＳ）１カミら
読み出して演算部に送出し、その演算結果をバッファメ
モリ（ＢＳ）１と主記憶装置に書き込むように構成する
。
（２）主記憶装置から該バッファメモリ（ＢＳ）１にｎ
バイト×ｍ回（ｎは正の整数９ｍは正の偶数）で転送さ
れ、２ｎバイトの単位でムーブインが行われるｌブロッ
クデータ１１の先頭の２ｎバイト１１１がバッファメモ
リ（ＢＳ）１にムーブインされた時点（即ち、ＦＭＣ時
点）で、必要とするＸバイト（１≦Ｘ≦ｎ）のデータを
バッファメモリ（ＵＳ）１から読み出し、演算部（Ｅυ
）に送出してその演算結果をバッファメモリ（ＢＳ）
１と主記憶装置に書き込むように構成する。
バイト×ｍ回（ｎは正の整数９ｍは正の偶数）で転送さ
れ、２ｎバイトの単位でムーブインが行われるｌブロッ
クデータ１１の先頭の２ｎバイト１１１がバッファメモ
リ（ＢＳ）１にムーブインされた時点（即ち、ＦＭＣ時
点）で、必要とするＸバイト（１≦Ｘ≦ｎ）のデータを
バッファメモリ（ＵＳ）１から読み出し、演算部（Ｅυ
）に送出してその演算結果をバッファメモリ（ＢＳ）
１と主記憶装置に書き込むように構成する。
従って、本発明においては、ムーブインレジスタ（ＭＩ
Ｒ）から演算部へ直接データを送出する前述のバイパス
ルート（ＢＹＰＡＳＳ）は不使用となる。
Ｒ）から演算部へ直接データを送出する前述のバイパス
ルート（ＢＹＰＡＳＳ）は不使用となる。
即ち、本発明によれば、バッファメモリ機構を備えたデ
ータ処理装置であって、あるメモリ番地の内容を読み出
し、演算を施した後、同一番地に書き込む形式の命令（
イミディエート命令）を、上記バッファメモリ制御部内
の連続処理によって実行するデータ処理方式において、
該バッファメモリからのデータの読み出す際、必要とす
るデータが、該バッファメモリに存在しなかった時、主
記憶装置からｎバイト×ｍ回（ｎは正の整数１ｍは正の
整数、又は偶数）でムーブインされ、その先頭のｎバイ
ト、或いは２ｎバイトがムーブインされた時点（ＦＭＣ
時点）を検出することにより、該バッファメモリに対し
て、フェッチアクセス、或いはストアアクセスを行うよ
うにしたものであるので、上記イミディエート命令の処
理時間の短縮を図ることができる効果がある。
ータ処理装置であって、あるメモリ番地の内容を読み出
し、演算を施した後、同一番地に書き込む形式の命令（
イミディエート命令）を、上記バッファメモリ制御部内
の連続処理によって実行するデータ処理方式において、
該バッファメモリからのデータの読み出す際、必要とす
るデータが、該バッファメモリに存在しなかった時、主
記憶装置からｎバイト×ｍ回（ｎは正の整数１ｍは正の
整数、又は偶数）でムーブインされ、その先頭のｎバイ
ト、或いは２ｎバイトがムーブインされた時点（ＦＭＣ
時点）を検出することにより、該バッファメモリに対し
て、フェッチアクセス、或いはストアアクセスを行うよ
うにしたものであるので、上記イミディエート命令の処
理時間の短縮を図ることができる効果がある。
［実施例〕
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示したもので
あり、第３図は本発明の他の実施例をブロック図で示し
たものであり、第４図は本発明を実施してイミディエー
ト命令を実行する時の動作をタイムチャートで示した図
であり、第６図、第７図、或いは第８図、第９図と同じ
記号は同じ対象物、又は処理を示している。
あり、第３図は本発明の他の実施例をブロック図で示し
たものであり、第４図は本発明を実施してイミディエー
ト命令を実行する時の動作をタイムチャートで示した図
であり、第６図、第７図、或いは第８図、第９図と同じ
記号は同じ対象物、又は処理を示している。
本発明を実施して、イミディエート命令を実行する場合
においても、Ｌｉｎｅ Ｍｉｓｓｉｎｇ時には、主記憶
装置からメモリ制御部（ＭＣＵ）を通して、８バイト単
位のムーブインが８回行われ、合計６４バイトのブロッ
クフェッチが行われるが、その時、ムーブインレジスタ
（ＭＩＲ３，）１１ＲＥＶＮ ３１．ＭＩＲＯＤＤ ３
２）に当該８バイトのムーブインデータがセットされる
動作は上記従来方式と同じであるので、ここでは省略し
て、本発明の特徴である、上記ムーブイン動作において
、バッファデータインレジスタ（ＢＤＩＲ） ４．又は
（ＢＤＩＲＥＶＮ） ４１．（ＢＤＩＲ０ＤＤ） ４２
から１ブロックデータの最初の、例えば８バイト、或い
は１６バイトがバッファメモリ（ＢＳ）１にムーブイン
された時点（ＦＭＣ時点）で、バッファメモリ（ＢＳ）
１をアクセスして、該イミディエート命令を実行する動
作を中心に説明する。
においても、Ｌｉｎｅ Ｍｉｓｓｉｎｇ時には、主記憶
装置からメモリ制御部（ＭＣＵ）を通して、８バイト単
位のムーブインが８回行われ、合計６４バイトのブロッ
クフェッチが行われるが、その時、ムーブインレジスタ
（ＭＩＲ３，）１１ＲＥＶＮ ３１．ＭＩＲＯＤＤ ３
２）に当該８バイトのムーブインデータがセットされる
動作は上記従来方式と同じであるので、ここでは省略し
て、本発明の特徴である、上記ムーブイン動作において
、バッファデータインレジスタ（ＢＤＩＲ） ４．又は
（ＢＤＩＲＥＶＮ） ４１．（ＢＤＩＲ０ＤＤ） ４２
から１ブロックデータの最初の、例えば８バイト、或い
は１６バイトがバッファメモリ（ＢＳ）１にムーブイン
された時点（ＦＭＣ時点）で、バッファメモリ（ＢＳ）
１をアクセスして、該イミディエート命令を実行する動
作を中心に説明する。
（１）先ず、図示していない主記憶装置からバッファメ
モリ（ＢＳ）１にｎバイト×ｍ回（ｎ、ｍは正の整数）
の転送でムーブインが行われ、ｎバイト単位に書き込ま
れる場合について説明する。
モリ（ＢＳ）１にｎバイト×ｍ回（ｎ、ｍは正の整数）
の転送でムーブインが行われ、ｎバイト単位に書き込ま
れる場合について説明する。
前述のように、メモリ制御部（ＭＣＵ）から何サイクル
後にデータが転送されると云う信号が送られてくるので
、そのタイミングに会わせてバッファメモリ制御部内に
おいて、ムーブイン為のプライオリティ（Ｐ）を立てる
。
後にデータが転送されると云う信号が送られてくるので
、そのタイミングに会わせてバッファメモリ制御部内に
おいて、ムーブイン為のプライオリティ（Ｐ）を立てる
。
そして、第１回目のブロックフェッチデータ８バイトが
、該ストアパイプライン（Ｐ、Ｗ、Ｓ）のＷサイクルに
おいてＭＩＲ３にセットされると、前述のＦＭＣ時点と
なる。
、該ストアパイプライン（Ｐ、Ｗ、Ｓ）のＷサイクルに
おいてＭＩＲ３にセットされると、前述のＦＭＣ時点と
なる。
この時点で、バッファメモリＣＢＳ） １に対して、イ
ミディエート命令を処理する為のプライオリティ（Ｐ）
が立てられ、そのＳサイクルにおいて、必要とするデー
タのＸバイト（１≦Ｘ≦ｎ）を演算部（ＥＯ） ２に送
出する。
ミディエート命令を処理する為のプライオリティ（Ｐ）
が立てられ、そのＳサイクルにおいて、必要とするデー
タのＸバイト（１≦Ｘ≦ｎ）を演算部（ＥＯ） ２に送
出する。
該演算結果は、次のＲサイクルにおいて、演算部（Ｅｌ
ｌ） ２内のＯＷＲ２１にセットされ、ＷサイクルでＳ
ＤＲ５に移され、ＳサイクルにおいてＢＤＩＲ４を通し
てバッファメモリ １に書き込まれる。（第４図（イ）
■、■参照） 同時に、該演算結果はＳＴＢ ６を経由してメモリ制御
部（ＭＣＵ）に送出される。
ｌ） ２内のＯＷＲ２１にセットされ、ＷサイクルでＳ
ＤＲ５に移され、ＳサイクルにおいてＢＤＩＲ４を通し
てバッファメモリ １に書き込まれる。（第４図（イ）
■、■参照） 同時に、該演算結果はＳＴＢ ６を経由してメモリ制御
部（ＭＣＵ）に送出される。
又、上記Ｌｉｎｅ Ｍｉｓｓｉｎｇの検出に伴う、第２
回目以降のブロックフェッチも継続して行われる。
回目以降のブロックフェッチも継続して行われる。
（２）次に主記憶装置からバッファメモリ（ＢＳ） １
にｎバイト×ｍ回（ｎは正の整数９ｍは正の偶数）の転
送でムーブインされ、２ｎバイトが揃った時点で、該バ
ッファメモリ（ＢＳ）１に書き込みが行われる場合につ
いて説明する。
にｎバイト×ｍ回（ｎは正の整数９ｍは正の偶数）の転
送でムーブインされ、２ｎバイトが揃った時点で、該バ
ッファメモリ（ＢＳ）１に書き込みが行われる場合につ
いて説明する。
先ず、第１回目のブロックフェッチデータ８バイトがス
トアパイプラインのＰサイクルにおいて、ＭＩＲＥＶＮ
３１．又はＭＩＲＯＤＤ３２ニセットサレル。
トアパイプラインのＰサイクルにおいて、ＭＩＲＥＶＮ
３１．又はＭＩＲＯＤＤ３２ニセットサレル。
次に、第２回目のブロックフェッチデータ８バイトが、
ストアパイプラインのＷサイクルにおいて、ＭＩＲＯＤ
Ｄ ３２．又はＭＩＲＥＶＮ ３１ニセ７ ）される。
ストアパイプラインのＷサイクルにおいて、ＭＩＲＯＤ
Ｄ ３２．又はＭＩＲＥＶＮ ３１ニセ７ ）される。
（第４図（ロ）■、■参照）
そして、１６バイトが揃ったところで、バッファメモリ
（ＢＳ） １にムーブインされ、前述のＦＭＣとなる。
（ＢＳ） １にムーブインされ、前述のＦＭＣとなる。
この時点で、バッファメモリに対して、イミディエート
命令を処理する為のプライオリティ（Ｐ）が立てられ、
その日サイクルにおいて、必要とするデータのＸバイト
（１≦ｘ＜ｎ）を演算部（ＥＵ）２に送出する。
命令を処理する為のプライオリティ（Ｐ）が立てられ、
その日サイクルにおいて、必要とするデータのＸバイト
（１≦ｘ＜ｎ）を演算部（ＥＵ）２に送出する。
該演算結果は、次のＲサイクルにおいて、演算部（１！
Ｕ） ２内のＯＷＲ２１にセットされ、ＷサイクルでＳ
ＤＲ５ニ移され、Ｓサイクルにおいて、ＢＤＩＲＥＶＥ
Ｎ４１．又はＢＤＩＲＯＤＤ ４２を通して、バッファ
メモリ（ＢＳ）１に書き込まれる。（第４図（ロ）■参
照）同時に、上記イミディエート命令の演算結果は、Ｓ
ＴＢ ６を経由してメモリ制御部（ＭＣＵ）に送出され
る。
Ｕ） ２内のＯＷＲ２１にセットされ、ＷサイクルでＳ
ＤＲ５ニ移され、Ｓサイクルにおいて、ＢＤＩＲＥＶＥ
Ｎ４１．又はＢＤＩＲＯＤＤ ４２を通して、バッファ
メモリ（ＢＳ）１に書き込まれる。（第４図（ロ）■参
照）同時に、上記イミディエート命令の演算結果は、Ｓ
ＴＢ ６を経由してメモリ制御部（ＭＣＵ）に送出され
る。
又、上記Ｌｉｎｅ Ｍｉｓｓｉｎｇの検出に伴う、第２
回目以降のブロックフェッチも＊ｎして行われる。
回目以降のブロックフェッチも＊ｎして行われる。
上記（１１，（２１の双方において、後続するブロック
フェッチデータのムーブインを行う為のストアパイプラ
インのプライオリティ（Ｐ） は、ＰＣＩ（＆ＳＴオ
ペレーション（即ち、イミディエート命令処理）のプラ
イオリティ（Ｐ）より高い為、両者が衝突し ′
た場合には、ＦＣＨ＆ＳＴオペレーションが１で遅れる
ことになるが、ムーブイン動作が、常に規則正しく行わ
れるとは限らないので、本発明によって当該イミディエ
ート命令の処理時間の短縮を図るに充分である。
フェッチデータのムーブインを行う為のストアパイプラ
インのプライオリティ（Ｐ） は、ＰＣＩ（＆ＳＴオ
ペレーション（即ち、イミディエート命令処理）のプラ
イオリティ（Ｐ）より高い為、両者が衝突し ′
た場合には、ＦＣＨ＆ＳＴオペレーションが１で遅れる
ことになるが、ムーブイン動作が、常に規則正しく行わ
れるとは限らないので、本発明によって当該イミディエ
ート命令の処理時間の短縮を図るに充分である。
このように、本発明においては、イミディエート命令で
Ｌｉｎｅ Ｍｉｓｓｉｎｇの時、６４バイトのブロック
フェッチの完了を待つことな（，１回目のプロッタフェ
ッチデータ（８バイト）がＭＩＲ３にセンド されるか
、或いは第１回目のブロックフェッチデータ（８バイト
）と１次の第２回目のブロックフェッチデータ（８バイ
ト）とが、それぞれＭＩＲＥνＮ３１．又はＭＩＲＯＤ
Ｄ ３２にセットされた時点（即ち、ＦＭＣ時点）で、
バッファメモリに対してイミディエート命令を処理する
為のプライオリティＣＰ）を立てる所に特徴がある。
Ｌｉｎｅ Ｍｉｓｓｉｎｇの時、６４バイトのブロック
フェッチの完了を待つことな（，１回目のプロッタフェ
ッチデータ（８バイト）がＭＩＲ３にセンド されるか
、或いは第１回目のブロックフェッチデータ（８バイト
）と１次の第２回目のブロックフェッチデータ（８バイ
ト）とが、それぞれＭＩＲＥνＮ３１．又はＭＩＲＯＤ
Ｄ ３２にセットされた時点（即ち、ＦＭＣ時点）で、
バッファメモリに対してイミディエート命令を処理する
為のプライオリティＣＰ）を立てる所に特徴がある。
以上、詳細に説明したように、バッファメモリ機構を備
えたデータ処理装置であって、あるメモリ番地の内容を
読み出し、演算を施した後、同一番地に書き込む形式の
命令（イミディエート命令）を、上記バッファメモリ制
御部内の連続処理によって実行するデータ処理方式にお
いて、該バッファメモリからのデータの読み出す際、必
要とするデータが、該バッファメモリに存在しなかった
時、主記憶装置からｎバイト×ｍ回（ｎは正の整数。
えたデータ処理装置であって、あるメモリ番地の内容を
読み出し、演算を施した後、同一番地に書き込む形式の
命令（イミディエート命令）を、上記バッファメモリ制
御部内の連続処理によって実行するデータ処理方式にお
いて、該バッファメモリからのデータの読み出す際、必
要とするデータが、該バッファメモリに存在しなかった
時、主記憶装置からｎバイト×ｍ回（ｎは正の整数。
ｍは正の整数、又は偶数）でムーブインされ、その先頭
のｎハイド、或いは２０バイトがムーブインされた時点
（ＦＭＣ時点）を検出することにより、該バッファメモ
リに対して、フェッチアクセス、或いはストアアクセス
を行うようにしたものであるので、上記イミディエート
命令の処理時間の短縮を図ることができる効果がある。
のｎハイド、或いは２０バイトがムーブインされた時点
（ＦＭＣ時点）を検出することにより、該バッファメモ
リに対して、フェッチアクセス、或いはストアアクセス
を行うようにしたものであるので、上記イミディエート
命令の処理時間の短縮を図ることができる効果がある。
第１図は本発明の詳細な説明する図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は本発明の他の実施例をブロック図で示した図。
第４図は本発明を実施して、イミディエート命令を実行
した時の動作をタイムチャートで示した図。 第５図は本発明が有効に機能するイミディエート命令の
命令体系を示した図。 第６図は１つの従来方式によって、イミディエート命令
を実行する時の関連機構をブロック図で示した図。 第７図は他の従来方式によって、イミディエート命令を
実行する時の関連機構をブロック図で示した図１ 第８図は第６図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 第９図は第７図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 である。 図面において、 １はバッファメモリ（ＢＳ） 、 ２は演算部（ＥＯ）
。 ２１はオペランドワードレジスタ（ＯＷＲ） 。 ３はムーブインレジスタ（ＭＩＲ）。 ３１はムーブインレジスタ（ＭＩＲＥＶＮ）。 ３２はムーブインレジスタ（ＭＩＲ０ＤＤ）。 ４１はバッファデータインレジスタ（ＢＤＩＲＥＶＮ）
。 ４２はバッファデータインレジスタ（ＢＤＩＲ００口）
。 ５はストアデータレジスタ（ＳＤＲ） 。 ６はストアバッファ（ＳＴＢ） 。 Ｐ、Ｔ、Ｂ、Ｒ，Ｗ、Ｓ、はパイプラインの各ステージ
。 ＦＭＣはＦｉｒｓｔ Ｍｏｖｅ−ｉｎ Ｃｏｍｐｌｅｔ
ｅ信号。 をそれぞれ示す。 Ｍ（’Ｌ／ 力ΣイＥ−月ρｉ余）名地旧月↑る旧 弊 １ ｑ ｌ 谷を８月の々との芙−ｙｅＪ２Ｆす）がす図茅 ３ 目 Ｃαジ （）ンノ イミテ′イエート＋’−＋舎イ午糸碑した１峯 ５ 図 ！ セのＩＬネ方氏′ト就朔ｆる目 茅 ７ 図
した時の動作をタイムチャートで示した図。 第５図は本発明が有効に機能するイミディエート命令の
命令体系を示した図。 第６図は１つの従来方式によって、イミディエート命令
を実行する時の関連機構をブロック図で示した図。 第７図は他の従来方式によって、イミディエート命令を
実行する時の関連機構をブロック図で示した図１ 第８図は第６図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 第９図は第７図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 である。 図面において、 １はバッファメモリ（ＢＳ） 、 ２は演算部（ＥＯ）
。 ２１はオペランドワードレジスタ（ＯＷＲ） 。 ３はムーブインレジスタ（ＭＩＲ）。 ３１はムーブインレジスタ（ＭＩＲＥＶＮ）。 ３２はムーブインレジスタ（ＭＩＲ０ＤＤ）。 ４１はバッファデータインレジスタ（ＢＤＩＲＥＶＮ）
。 ４２はバッファデータインレジスタ（ＢＤＩＲ００口）
。 ５はストアデータレジスタ（ＳＤＲ） 。 ６はストアバッファ（ＳＴＢ） 。 Ｐ、Ｔ、Ｂ、Ｒ，Ｗ、Ｓ、はパイプラインの各ステージ
。 ＦＭＣはＦｉｒｓｔ Ｍｏｖｅ−ｉｎ Ｃｏｍｐｌｅｔ
ｅ信号。 をそれぞれ示す。 Ｍ（’Ｌ／ 力ΣイＥ−月ρｉ余）名地旧月↑る旧 弊 １ ｑ ｌ 谷を８月の々との芙−ｙｅＪ２Ｆす）がす図茅 ３ 目 Ｃαジ （）ンノ イミテ′イエート＋’−＋舎イ午糸碑した１峯 ５ 図 ！ セのＩＬネ方氏′ト就朔ｆる目 茅 ７ 図
Claims (1)
- 【特許請求の範囲】 バッファメモリ機構を備えたデータ処理装置であって、
あるメモリ番地の内容を読み出し、演算を施した後、同
一番地に書き込む形式の命令を、上記バッファメモリ制
御部内の連続処理によって実行するデータ処理方式にお
いて、 上記バッファメモリ（ＢＳ）（１）からのデータの読み
出しの際、必要とするデータが該バッファメモリ（ＢＳ
）（１）に存在しなかった時、主記憶装置から該バッフ
ァメモリ（ＢＳ）（１）にｎバイト×ｍ回（ｎは正の整
数、ｍは正の整数、又は偶数）で転送され、 （１）ｎバイト単位てムーブインが行われる１ブロック
（１１）の内、先頭のｎバイト（１１１）のムーブイン
［１］の動作完了（ＦＭＣ）後に、又は（２）２ｎバイ
ト単位でムーブインが行われる１ブロック（１１）の内
、先頭の２ｎバイト（１１１）のムーブイン［４］、［
５］の動作完了（ＦＭＣ）後に、該バッファメモリ（Ｂ
Ｓ）（１）に対するフェッチアクセス、或いは、ストア
アクセスを行うようにしたことを特徴とするバッファメ
モリ制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065620A JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
| CA000504586A CA1250053A (en) | 1985-03-29 | 1986-03-20 | Buffer memory control system |
| AU55009/86A AU568450B2 (en) | 1985-03-29 | 1986-03-21 | Buffer memory control system |
| ES553491A ES8800480A1 (es) | 1985-03-29 | 1986-03-26 | Un sistema de control de memoria intermedia |
| DE8686400641T DE3685976T2 (de) | 1985-03-29 | 1986-03-26 | Pufferspeichersteuerungsanordnung. |
| BR8601389A BR8601389A (pt) | 1985-03-29 | 1986-03-26 | Sistema de controle de memoria intermediaria |
| EP86400641A EP0196970B1 (en) | 1985-03-29 | 1986-03-26 | Buffer memory control system |
| US06/844,688 US4737908A (en) | 1985-03-29 | 1986-03-27 | Buffer memory control system |
| KR1019860002350A KR900005420B1 (ko) | 1985-03-29 | 1986-03-28 | 버퍼메모리 제어시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065620A JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224051A true JPS61224051A (ja) | 1986-10-04 |
| JPH0510694B2 JPH0510694B2 (ja) | 1993-02-10 |
Family
ID=13292249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065620A Granted JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
Country Status (9)
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|---|---|
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| EP (1) | EP0196970B1 (ja) |
| JP (1) | JPS61224051A (ja) |
| KR (1) | KR900005420B1 (ja) |
| AU (1) | AU568450B2 (ja) |
| BR (1) | BR8601389A (ja) |
| CA (1) | CA1250053A (ja) |
| DE (1) | DE3685976T2 (ja) |
| ES (1) | ES8800480A1 (ja) |
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1985
- 1985-03-29 JP JP60065620A patent/JPS61224051A/ja active Granted
-
1986
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- 1986-03-26 EP EP86400641A patent/EP0196970B1/en not_active Expired - Lifetime
- 1986-03-26 DE DE8686400641T patent/DE3685976T2/de not_active Expired - Fee Related
- 1986-03-26 ES ES553491A patent/ES8800480A1/es not_active Expired
- 1986-03-26 BR BR8601389A patent/BR8601389A/pt not_active IP Right Cessation
- 1986-03-27 US US06/844,688 patent/US4737908A/en not_active Expired - Lifetime
- 1986-03-28 KR KR1019860002350A patent/KR900005420B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| EP0196970A3 (en) | 1989-03-29 |
| DE3685976T2 (de) | 1993-02-11 |
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| JPH0510694B2 (ja) | 1993-02-10 |
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