JPS63293660A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS63293660A JPS63293660A JP62130731A JP13073187A JPS63293660A JP S63293660 A JPS63293660 A JP S63293660A JP 62130731 A JP62130731 A JP 62130731A JP 13073187 A JP13073187 A JP 13073187A JP S63293660 A JPS63293660 A JP S63293660A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- value
- busy
- buffer memory
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ホストコンピュータとのデータ通信における
受信バッファメモリの制御線によるビジー制御を、効率
的に行う通信制御装置に間するものである。
受信バッファメモリの制御線によるビジー制御を、効率
的に行う通信制御装置に間するものである。
本発明は、通信制御装置において、受信バッファメモリ
の空きサイズを確認する回路と前記空きサイズに応じて
制御線を制御する回路を有することにより、通信用プロ
セッサによる制御線の制御を不用にし、通信用プロセッ
サの処理負荷を軽減し、通信速度を向上するようにした
ものである。
の空きサイズを確認する回路と前記空きサイズに応じて
制御線を制御する回路を有することにより、通信用プロ
セッサによる制御線の制御を不用にし、通信用プロセッ
サの処理負荷を軽減し、通信速度を向上するようにした
ものである。
従来は、通信用プロセッサにおいて、受信バッファメモ
リの空きサイズを監視し、前記空きサイズに応じて、通
信用プロセッサが制御線を制御する回路のアクセスを行
っていた。
リの空きサイズを監視し、前記空きサイズに応じて、通
信用プロセッサが制御線を制御する回路のアクセスを行
っていた。
従来、この種の装置は、通信用プロセッサにおいて、受
信バッファメモリの空きサイズを監視し、前記空きサイ
ズに応じて、通信用プロセッサが制御線を制御する回路
のアクセスを行っていたため、通信用プロセッサの処理
負荷が増加し、受信処理を遅らせ、通信速度を低下させ
ていた。従って、本発明の目的は、制御線による受信バ
ッファメモリのビジー制御を、通信用プロセッサを介さ
ないで行うことにより、通信用プロセッサの受信処理を
速くし、通信速度の向上をはかることにある。
信バッファメモリの空きサイズを監視し、前記空きサイ
ズに応じて、通信用プロセッサが制御線を制御する回路
のアクセスを行っていたため、通信用プロセッサの処理
負荷が増加し、受信処理を遅らせ、通信速度を低下させ
ていた。従って、本発明の目的は、制御線による受信バ
ッファメモリのビジー制御を、通信用プロセッサを介さ
ないで行うことにより、通信用プロセッサの受信処理を
速くし、通信速度の向上をはかることにある。
本発明は、これら問題点を解決するために、通信用プロ
セッサの受信バッファメモリへの書き込み／読み出し動
作を検出し、カウント値を増減するカウンタ回路と、受
信パンツアメモリがビジー状態となるカウント値を保持
する回路（以下、保持回路と呼ぶ）と、前記２つのカウ
ント値を比較する回路（以下、比較回路と呼ぶ）と、前
記比較結果にもとづいて制御線を制御する回路（以下、
制御回路と呼ぶ）を存し、通信用プロセッサの受信バッ
ファメモリへの書き込み／読み出し動作で自動的（通信
用プロセッサを介さない）に、制御線による受信バッフ
ァメモリのビジー制御を行うようにしたものである。
セッサの受信バッファメモリへの書き込み／読み出し動
作を検出し、カウント値を増減するカウンタ回路と、受
信パンツアメモリがビジー状態となるカウント値を保持
する回路（以下、保持回路と呼ぶ）と、前記２つのカウ
ント値を比較する回路（以下、比較回路と呼ぶ）と、前
記比較結果にもとづいて制御線を制御する回路（以下、
制御回路と呼ぶ）を存し、通信用プロセッサの受信バッ
ファメモリへの書き込み／読み出し動作で自動的（通信
用プロセッサを介さない）に、制御線による受信バッフ
ァメモリのビジー制御を行うようにしたものである。
通信用プロセッサが、受信バッファメモリの受信データ
を書き込むと、カウンタ回路はカウント値をアップする
。反対に読み出すと、カウント値をダウンする。その際
、カウンタ回路は、カウント値を比較回路へ出力する。
を書き込むと、カウンタ回路はカウント値をアップする
。反対に読み出すと、カウント値をダウンする。その際
、カウンタ回路は、カウント値を比較回路へ出力する。
比較回路は、カウント値と保持回路の保持値を比較し、
比較結果を制御回路に出力する。制御回路は、前記比較
結果にもとづき、制御線をオン／オフする。
比較結果を制御回路に出力する。制御回路は、前記比較
結果にもとづき、制御線をオン／オフする。
次に本発明の実施例について、図面を参照して説明する
。第１図は、本発明を含むブロック図である。外部のホ
ストコンピュータ１よりデータが受信データ線２１を通
じて、送受信回路２へ伝送され、ＣＲＵバス１６を通じ
て通信用プロセッサ３に入力される。通信用プロセッサ
３は、受信バッファメモ１月１に、前記受信データを書
き込むためのチップセレクト信号２３とライト信号２４
をＨ′にした後にＣＰＵバス１６を通じて、受信バッフ
ァメモリ１１に受信データを入力する。受信バッファメ
モリ１１へ受信データを書き込む時ライト信号２４は“
Ｈ″になり書きおえるとＬ”になる。通信用プロセッサ
３は、出力ポートレジスタ７が空になると、受信バッフ
ァメモリ１１から受信データを読み出すためのチップセ
レクト信号２３とリード信号２５を１■（１にした後に
ＣＰＵバス１６を通じて、受信バッファメモ１月１から
受信データを出力ポートレジスタ７に入力する。受信パ
ンツアメモリ１１から受信データを読み込む時リード信
号２５は１Ｈ”になり読みおえるとＬ″になる。
。第１図は、本発明を含むブロック図である。外部のホ
ストコンピュータ１よりデータが受信データ線２１を通
じて、送受信回路２へ伝送され、ＣＲＵバス１６を通じ
て通信用プロセッサ３に入力される。通信用プロセッサ
３は、受信バッファメモ１月１に、前記受信データを書
き込むためのチップセレクト信号２３とライト信号２４
をＨ′にした後にＣＰＵバス１６を通じて、受信バッフ
ァメモリ１１に受信データを入力する。受信バッファメ
モリ１１へ受信データを書き込む時ライト信号２４は“
Ｈ″になり書きおえるとＬ”になる。通信用プロセッサ
３は、出力ポートレジスタ７が空になると、受信バッフ
ァメモリ１１から受信データを読み出すためのチップセ
レクト信号２３とリード信号２５を１■（１にした後に
ＣＰＵバス１６を通じて、受信バッファメモ１月１から
受信データを出力ポートレジスタ７に入力する。受信パ
ンツアメモリ１１から受信データを読み込む時リード信
号２５は１Ｈ”になり読みおえるとＬ″になる。
出力ポートレジスタ７から受信データは外部のデータ処
理装置８へ出力される。外部のデータ処理装置８からの
送信データは、入力ボートレジスタ６へ入力されＣＰＵ
バス１６を通じて通信用プロセッサ３へ入力される。通
信用プロセッサ３は、ＣＰＵバス１６を通じて送信デー
タを送受信回路２へ入力し、送信データ線２２を通じて
、外部のホストコンピュータ１へ伝送する。プログラム
メモリ（ＲＯＭ）４は、通信用プロセンサが実行する命
令コード及びデータを記憶させたＲＯＭである。
理装置８へ出力される。外部のデータ処理装置８からの
送信データは、入力ボートレジスタ６へ入力されＣＰＵ
バス１６を通じて通信用プロセッサ３へ入力される。通
信用プロセッサ３は、ＣＰＵバス１６を通じて送信デー
タを送受信回路２へ入力し、送信データ線２２を通じて
、外部のホストコンピュータ１へ伝送する。プログラム
メモリ（ＲＯＭ）４は、通信用プロセンサが実行する命
令コード及びデータを記憶させたＲＯＭである。
ワークエリアメモリ （ＲＡＭ）５は、通信用プロセッ
サ３が所定の動作を実行するために必要な変数の一時記
憶またはスタック領域として使用するＲＡＭである。
サ３が所定の動作を実行するために必要な変数の一時記
憶またはスタック領域として使用するＲＡＭである。
受信バッファメモＩ月１に受信データを書き込む時チッ
プセレクト）８号２３とライト信号２４は“Ｈ′になり
ＡＮＤゲート１６を通りアップ信号２７もＨ”になりカ
ウンタ回路１２へ入力される。
プセレクト）８号２３とライト信号２４は“Ｈ′になり
ＡＮＤゲート１６を通りアップ信号２７もＨ”になりカ
ウンタ回路１２へ入力される。
受信バッファメモリ１１から受信データを読み込む時チ
ップセレクト信号２３とリード信号２５は“Ｈ”になり
ＡＮＤゲート１７を通りダウン信号２８も“Ｈ”になり
カウンタ回路１２へ入力される。カウンタ回路１２は、
アップ（３号２７が′Ｈ”になるとカウント値２９をア
ップし、ダウン信号２８が“Ｈ”になるとカウント値２
９をダウンする。カウント値２９は、比較回路１３と比
較回路１４に入力される。比較回路１３は、通信用プロ
セッサ３によりビジー値保持回路９へ設定されているビ
ジー値３０よりカウント（１１！２９を比較して、ビジ
ー値３０よりカウント値２９が大きい場合、ビジー信号
３２を“Ｈｌにし、ビジー値３０よりカウント値２９が
小さいか同等なら、ビジー信号３２を“Ｌ″にする。
ップセレクト信号２３とリード信号２５は“Ｈ”になり
ＡＮＤゲート１７を通りダウン信号２８も“Ｈ”になり
カウンタ回路１２へ入力される。カウンタ回路１２は、
アップ（３号２７が′Ｈ”になるとカウント値２９をア
ップし、ダウン信号２８が“Ｈ”になるとカウント値２
９をダウンする。カウント値２９は、比較回路１３と比
較回路１４に入力される。比較回路１３は、通信用プロ
セッサ３によりビジー値保持回路９へ設定されているビ
ジー値３０よりカウント（１１！２９を比較して、ビジ
ー値３０よりカウント値２９が大きい場合、ビジー信号
３２を“Ｈｌにし、ビジー値３０よりカウント値２９が
小さいか同等なら、ビジー信号３２を“Ｌ″にする。
比較回路１４は、通信用プロセッサ３によりレディ値保
持回路１０へ設定されているレディ値３１とカウント値
２９を比較して、レディ値３１よりカウント値２９が小
さい場合、レディ信号３３を“Ｈ”にし、レディ値３１
よりカウント値２９が大きいか同等ならレディ信号３３
を“Ｌ”にする。
持回路１０へ設定されているレディ値３１とカウント値
２９を比較して、レディ値３１よりカウント値２９が小
さい場合、レディ信号３３を“Ｈ”にし、レディ値３１
よりカウント値２９が大きいか同等ならレディ信号３３
を“Ｌ”にする。
制御線制御回路１５は、ビジー信号３２が“Ｌ”から“
Ｈ”に変化した時の制′４ｙＪ線２０をオン／オフする
。
Ｈ”に変化した時の制′４ｙＪ線２０をオン／オフする
。
たとえば、制御線２０がデータ端末レディ線であった場
合には、制御線制御回路１５は、ビジー信号３２が“Ｌ
”から“Ｈ”に変化すると制御線２０を“Ｌ”にし、レ
ディ信号３３が“Ｌ”から“Ｈｏに変化すると制御線２
０を”Ｈｏにする。ＲＥＳＥＴ信号線２５は、カウンタ
回路１２と制御線制御回路１５を初期状態にもどす。
合には、制御線制御回路１５は、ビジー信号３２が“Ｌ
”から“Ｈ”に変化すると制御線２０を“Ｌ”にし、レ
ディ信号３３が“Ｌ”から“Ｈｏに変化すると制御線２
０を”Ｈｏにする。ＲＥＳＥＴ信号線２５は、カウンタ
回路１２と制御線制御回路１５を初期状態にもどす。
第２図は、制？１１線２０をデータ端末レディ線とした
ときの制御線制御回路１５を具体的に実現した回路の一
例である。ビジー信号３２とレディ信号３３はＯＲゲー
ト４０を通りクロック信号４１としてＤ型フリップフロ
ップ４２のクロック入力端子に入力される。クロック信
号４１が”Ｌ”がら“Ｈ”に変化した時のＤ型フリップ
フロップ４２のＱ出力をＤ入力とし、Ｑ出力をＮＯＴゲ
ート４３にて反転したものを制御線２０の出力とする。
ときの制御線制御回路１５を具体的に実現した回路の一
例である。ビジー信号３２とレディ信号３３はＯＲゲー
ト４０を通りクロック信号４１としてＤ型フリップフロ
ップ４２のクロック入力端子に入力される。クロック信
号４１が”Ｌ”がら“Ｈ”に変化した時のＤ型フリップ
フロップ４２のＱ出力をＤ入力とし、Ｑ出力をＮＯＴゲ
ート４３にて反転したものを制御線２０の出力とする。
ＲＥＳＥＴ端子にＲＥＳＥＴ信号が入力されると出力Ｑ
は“Ｌ″になりＮＯＴゲート４３にて“Ｈｏの出力が制
御線２０に出力される。
は“Ｌ″になりＮＯＴゲート４３にて“Ｈｏの出力が制
御線２０に出力される。
以上の説明から明らかなように、本発明は、通信用プロ
セッサが受信バッファへ受信データを書き込み、読み出
しする動作を自動的に検出し、データサイズを求め、ビ
ジー状態に関する受信データ数情報と比較し、比較結果
にて制御線うオン／オフするようにしたものであり、通
信用プロセッサを介さないビジー制御を実現し、通信用
プロセッサの処理負蒲を軽減することにより通信速度の
向上がはかれるという優れた特徴を存するものである。
セッサが受信バッファへ受信データを書き込み、読み出
しする動作を自動的に検出し、データサイズを求め、ビ
ジー状態に関する受信データ数情報と比較し、比較結果
にて制御線うオン／オフするようにしたものであり、通
信用プロセッサを介さないビジー制御を実現し、通信用
プロセッサの処理負蒲を軽減することにより通信速度の
向上がはかれるという優れた特徴を存するものである。
第１図は、本発明の通信制御装置を含むブロック図であ
り、第２図は、第１図の制御線制御回路を具体的に実現
した回路の一例である。 図において、３は通信用プロセッサ、９．１０は保持回
路、１１は受信バッファメモリ、１２はカウンタ回路、
１３．１４は比較回路、１５は制御線制御回路を示す。
り、第２図は、第１図の制御線制御回路を具体的に実現
した回路の一例である。 図において、３は通信用プロセッサ、９．１０は保持回
路、１１は受信バッファメモリ、１２はカウンタ回路、
１３．１４は比較回路、１５は制御線制御回路を示す。
Claims (1)
- 受信バッファメモリのデータ容量を計数する第１の回路
と、前記、受信バッファメモリのビジー状態に関する受
信データ数情報を保持する第２の回路と、前記第１の回
路の出力と前記第２の出力を入力する比較回路および前
記比較回路の出力に従って制御線をオン／オフする制御
回路から成り、通信用プロセッサを介さないで、前記制
御線をオン／オフしてビジー制御を行うことを特徴とす
る通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130731A JPS63293660A (ja) | 1987-05-27 | 1987-05-27 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130731A JPS63293660A (ja) | 1987-05-27 | 1987-05-27 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293660A true JPS63293660A (ja) | 1988-11-30 |
Family
ID=15041284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130731A Pending JPS63293660A (ja) | 1987-05-27 | 1987-05-27 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63293660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278001A (en) * | 1992-01-24 | 1994-01-11 | Hitachi Maxell, Ltd. | Hydrogen storage alloy, electrode comprising the same and hydrogen storage alloy cell |
| JPWO2013118307A1 (ja) * | 2012-02-10 | 2015-05-11 | トヨタ自動車株式会社 | 運転支援装置 |
| US10241308B2 (en) | 2013-05-20 | 2019-03-26 | Ricoh Company, Ltd. | Projection optical system including movable lens groups and image display apparatus |
-
1987
- 1987-05-27 JP JP62130731A patent/JPS63293660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278001A (en) * | 1992-01-24 | 1994-01-11 | Hitachi Maxell, Ltd. | Hydrogen storage alloy, electrode comprising the same and hydrogen storage alloy cell |
| JPWO2013118307A1 (ja) * | 2012-02-10 | 2015-05-11 | トヨタ自動車株式会社 | 運転支援装置 |
| US10241308B2 (en) | 2013-05-20 | 2019-03-26 | Ricoh Company, Ltd. | Projection optical system including movable lens groups and image display apparatus |
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