JPH0736820A - Ｉ／ｏ制御装置 - Google Patents
Ｉ／ｏ制御装置Info
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- JPH0736820A JPH0736820A JP20261793A JP20261793A JPH0736820A JP H0736820 A JPH0736820 A JP H0736820A JP 20261793 A JP20261793 A JP 20261793A JP 20261793 A JP20261793 A JP 20261793A JP H0736820 A JPH0736820 A JP H0736820A
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- data
- chain operation
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Abstract
(57)【要約】
【目的】 ＤＭＡチェイン動作の途中からの再開を可能
とする。 【構成】 ＤＭＡコントローラ２３のＣＤＡＲ２１０及
びＮＤＡＲ２１１にはＤＭＡチェイン動作を開始する最
初のデータと次のデータのアドレス及びカウントが設定
される。このとき、ＣＰＵ３２はマスクフリップフロッ
プ１２をセットし、ゲート１１を閉じる。ＮＤＡＲ２１
１の設定値は自動的にＣＤＡＲ２１０に転送される。そ
して、入出力装置３１が最初のデータをメモリ２２に転
送する間にＣＰＵ３２はＮＤＡＲ２１１に更に次のデー
タのアドレス及びカウントを設定する。ＣＰＵ３２によ
るこの設定処理が遅れるとＤＭＡコントローラ２３はＤ
ＭＡチェイン動作が終了したとみなし、転送終了通知を
入出力装置３１に向けて出力する。このとき、ゲート１
１により転送終了通知がＩ／Ｏ処理部１６に入力される
ことが阻止される。
とする。 【構成】 ＤＭＡコントローラ２３のＣＤＡＲ２１０及
びＮＤＡＲ２１１にはＤＭＡチェイン動作を開始する最
初のデータと次のデータのアドレス及びカウントが設定
される。このとき、ＣＰＵ３２はマスクフリップフロッ
プ１２をセットし、ゲート１１を閉じる。ＮＤＡＲ２１
１の設定値は自動的にＣＤＡＲ２１０に転送される。そ
して、入出力装置３１が最初のデータをメモリ２２に転
送する間にＣＰＵ３２はＮＤＡＲ２１１に更に次のデー
タのアドレス及びカウントを設定する。ＣＰＵ３２によ
るこの設定処理が遅れるとＤＭＡコントローラ２３はＤ
ＭＡチェイン動作が終了したとみなし、転送終了通知を
入出力装置３１に向けて出力する。このとき、ゲート１
１により転送終了通知がＩ／Ｏ処理部１６に入力される
ことが阻止される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
システムでのダイレクトメモリアクセス（以下、ＤＭＡ
という）において、メモリ上に分散されたデータを１回
の転送処理により連続してアクセスするデータチェイン
動作を行なうＩ／Ｏ制御装置に関するものである。
システムでのダイレクトメモリアクセス（以下、ＤＭＡ
という）において、メモリ上に分散されたデータを１回
の転送処理により連続してアクセスするデータチェイン
動作を行なうＩ／Ｏ制御装置に関するものである。
【０００２】
【従来の技術】ＤＭＡは、マイクロコンピュータシステ
ムの高速入出力方式として広く使用されているものであ
り、入出力制御装置が入出力に使われるメモリのアドレ
スやバイト数を管理し、メモリに直接アクセスして入出
力を行なう方式である。このようなＤＭＡにおいては、
メモリ上に分散されたデータを１回の転送処理により連
続してアクセスすることもできる。これを、ＤＭＡチェ
イン動作という。図２は、従来のＤＭＡチェイン動作を
行なうコンピュータシステムの構成を示すブロック図で
ある。図示のコンピュータシステムは、ＣＰＵ２１、メ
モリ２２、ＤＭＡコントローラ（ＤＭＡＣ）２３、入出
力装置（Ｉ／Ｏ）２４から成る。
ムの高速入出力方式として広く使用されているものであ
り、入出力制御装置が入出力に使われるメモリのアドレ
スやバイト数を管理し、メモリに直接アクセスして入出
力を行なう方式である。このようなＤＭＡにおいては、
メモリ上に分散されたデータを１回の転送処理により連
続してアクセスすることもできる。これを、ＤＭＡチェ
イン動作という。図２は、従来のＤＭＡチェイン動作を
行なうコンピュータシステムの構成を示すブロック図で
ある。図示のコンピュータシステムは、ＣＰＵ２１、メ
モリ２２、ＤＭＡコントローラ（ＤＭＡＣ）２３、入出
力装置（Ｉ／Ｏ）２４から成る。
【０００３】ＣＰＵ２１は、プロセッサやレジスタ等か
ら成り、入出力装置２４に格納されたデータをメモリ２
２に転送し、メモリ２２上で当該データを加工し、メモ
リ２２から入出力装置２４に転送する等のデータ処理を
行なう。メモリ２２は、ＤＲＡＭ等の半導体メモリから
成り、入出力装置２４に格納されているデータを一時的
に格納する。ＤＭＡコントローラ２３は、入出力装置２
４がメモリ２２とデータ転送をしようとするとき、その
制御を行なう。即ち、ＤＭＡコントローラ２３は、入出
力装置２４からＤＭＡ要求信号２５を入力すると、バス
２９の使用権を確保し、入出力装置２４に対してＤＭＡ
許可信号２６を返す。この後、入出力装置２４は、メモ
リ２２とのデータ転送を行なう。入出力装置２４は、例
えば、フロッピディスク等から成り、各種のデータやＣ
ＰＵ２１で実行されるプログラムを格納している。
ら成り、入出力装置２４に格納されたデータをメモリ２
２に転送し、メモリ２２上で当該データを加工し、メモ
リ２２から入出力装置２４に転送する等のデータ処理を
行なう。メモリ２２は、ＤＲＡＭ等の半導体メモリから
成り、入出力装置２４に格納されているデータを一時的
に格納する。ＤＭＡコントローラ２３は、入出力装置２
４がメモリ２２とデータ転送をしようとするとき、その
制御を行なう。即ち、ＤＭＡコントローラ２３は、入出
力装置２４からＤＭＡ要求信号２５を入力すると、バス
２９の使用権を確保し、入出力装置２４に対してＤＭＡ
許可信号２６を返す。この後、入出力装置２４は、メモ
リ２２とのデータ転送を行なう。入出力装置２４は、例
えば、フロッピディスク等から成り、各種のデータやＣ
ＰＵ２１で実行されるプログラムを格納している。
【０００４】ＤＭＡコントローラ２３内には、２つのレ
ジスタが設けられている。１つは、現在転送中のＤＭＡ
アドレスを計数するためのＣＤＡＲ（カレントＤＭＡア
ドレス・カウント・レジスタ）２１０である。もう１つ
は、次に転送するＤＭＡアドレスを計数するためのＮＤ
ＡＲ（ネクストＤＭＡアドレス・カウント・レジスタ）
２１１である。図３は、メモリと入出力装置間のデータ
関連の一例を示す。図３は、以下の２つの場合を意味す
る。１つは、メモリ２２上のアドレスａ、ｂ、ｃ、ｄに
分散して格納されたデータＡ、Ｂ、Ｃ、Ｄが入出力装置
２４上で連続して格納される場合である。もう１つは、
入出力装置２４上で連続して格納されたデータＡ、Ｂ、
Ｃ、Ｄがメモリ２２上のアドレスａ、ｂ、ｃ、ｄに分散
して格納される場合である。
ジスタが設けられている。１つは、現在転送中のＤＭＡ
アドレスを計数するためのＣＤＡＲ（カレントＤＭＡア
ドレス・カウント・レジスタ）２１０である。もう１つ
は、次に転送するＤＭＡアドレスを計数するためのＮＤ
ＡＲ（ネクストＤＭＡアドレス・カウント・レジスタ）
２１１である。図３は、メモリと入出力装置間のデータ
関連の一例を示す。図３は、以下の２つの場合を意味す
る。１つは、メモリ２２上のアドレスａ、ｂ、ｃ、ｄに
分散して格納されたデータＡ、Ｂ、Ｃ、Ｄが入出力装置
２４上で連続して格納される場合である。もう１つは、
入出力装置２４上で連続して格納されたデータＡ、Ｂ、
Ｃ、Ｄがメモリ２２上のアドレスａ、ｂ、ｃ、ｄに分散
して格納される場合である。
【０００５】次に、上述した従来のＤＭＡチェイン動作
を説明する。図４は、従来のＤＭＡチェイン動作の説明
図である。まず、ＤＭＡチェイン動作を行なう場合、Ｄ
ＭＡコントローラ２３内のＣＤＡＲ２１０に図３に示す
最初のメモリアドレスａとカウントＡを設定する（時点
Ｔ１）。そして、ＮＤＡＲ２１１に次のメモリアドレス
ｂとカウントＢを設定する（時点Ｔ１）。その後、入出
力装置（Ｉ／Ｏ）２４を起動する（時点Ｔ２）。これに
より、入出力装置２４はＤＭＡコントローラ２３にＤＭ
Ａ要求信号（ＤＲＥＱ）２５を出力し、これに対し、Ｄ
ＭＡコントローラ２３は入出力装置２４にＤＭＡ許可信
号（ＤＡＣＫ）２６を返す。この後、入出力装置２４に
よるＤＭＡ転送が開始される。
を説明する。図４は、従来のＤＭＡチェイン動作の説明
図である。まず、ＤＭＡチェイン動作を行なう場合、Ｄ
ＭＡコントローラ２３内のＣＤＡＲ２１０に図３に示す
最初のメモリアドレスａとカウントＡを設定する（時点
Ｔ１）。そして、ＮＤＡＲ２１１に次のメモリアドレス
ｂとカウントＢを設定する（時点Ｔ１）。その後、入出
力装置（Ｉ／Ｏ）２４を起動する（時点Ｔ２）。これに
より、入出力装置２４はＤＭＡコントローラ２３にＤＭ
Ａ要求信号（ＤＲＥＱ）２５を出力し、これに対し、Ｄ
ＭＡコントローラ２３は入出力装置２４にＤＭＡ許可信
号（ＤＡＣＫ）２６を返す。この後、入出力装置２４に
よるＤＭＡ転送が開始される。
【０００６】この場合、ＤＭＡコントローラ２３は、Ｃ
ＤＡＲ２１０に設定されたデータ転送が完了すると、Ｎ
ＤＡＲ２１１の設定値を自動的にＣＤＡＲ２１０に転送
する（時点Ｔ３）。そして、図３に示す次のデータＢの
転送を開始する。このとき、ＤＭＡコントローラ２３
は、図２に示すように、ＣＰＵ２１に対して割込み信号
２８を発生する。割込み信号２８を受付けたＣＰＵ２１
は、現在のデータＢのＤＭＡ転送が終了する前にＮＤＡ
Ｒ２１１に図３に示す次のメモリアドレスｃとカウント
Ｃを設定する（時点Ｔ４）。そして、データＢの転送が
終了した時点で上述したようにＮＤＡＲ２１１の内容を
ＣＤＡＲ２１０に転送し（時点Ｔ５）、ＣＰＵ２１に対
しての割込み信号２８を発生し、ＤＭＡチェイン動作を
繰り返す（時点Ｔ６）。
ＤＡＲ２１０に設定されたデータ転送が完了すると、Ｎ
ＤＡＲ２１１の設定値を自動的にＣＤＡＲ２１０に転送
する（時点Ｔ３）。そして、図３に示す次のデータＢの
転送を開始する。このとき、ＤＭＡコントローラ２３
は、図２に示すように、ＣＰＵ２１に対して割込み信号
２８を発生する。割込み信号２８を受付けたＣＰＵ２１
は、現在のデータＢのＤＭＡ転送が終了する前にＮＤＡ
Ｒ２１１に図３に示す次のメモリアドレスｃとカウント
Ｃを設定する（時点Ｔ４）。そして、データＢの転送が
終了した時点で上述したようにＮＤＡＲ２１１の内容を
ＣＤＡＲ２１０に転送し（時点Ｔ５）、ＣＰＵ２１に対
しての割込み信号２８を発生し、ＤＭＡチェイン動作を
繰り返す（時点Ｔ６）。
【０００７】このようなＤＭＡチェイン動作の最後で
は、ＣＰＵ２１は割込み信号２８を受けても、ＮＤＡＲ
２１１に次の転送アドレス及びカウントを設定しない
（時点Ｔ７）。従って、ＤＭＡコントローラ２３はＮＤ
ＡＲ２１１に新しいアドレス及びカウントが設定されて
いないことを判別すると、ＣＤＡＲ２１０に設定された
データの転送終了時点で入出力装置２４に転送終了通知
（ＴＣ）２７を出力する（時点Ｔ７）。
は、ＣＰＵ２１は割込み信号２８を受けても、ＮＤＡＲ
２１１に次の転送アドレス及びカウントを設定しない
（時点Ｔ７）。従って、ＤＭＡコントローラ２３はＮＤ
ＡＲ２１１に新しいアドレス及びカウントが設定されて
いないことを判別すると、ＣＤＡＲ２１０に設定された
データの転送終了時点で入出力装置２４に転送終了通知
（ＴＣ）２７を出力する（時点Ｔ７）。
【０００８】ＮＤＡＲ２１１に新しいアドレス及びカウ
ントが設定されたか否かの判別は、例えば、以下のよう
にして行なう。ＤＭＡコントローラ２３は、ＮＤＡＲ２
１１からＣＤＡＲ２１０に自動的に設定値を転送したと
き、その転送した旨の情報を記憶しておく。そして、Ｃ
ＰＵ２１によりＮＤＡＲ２１１に新しいアドレス及びカ
ウントを設定する際、その情報を消去する。従って、そ
のような設定値を転送した旨の情報が残されていること
を検出した場合には、ＮＤＡＲ２１１に新しいアドレス
及びカウントが設定されていないことを検出することが
できる。
ントが設定されたか否かの判別は、例えば、以下のよう
にして行なう。ＤＭＡコントローラ２３は、ＮＤＡＲ２
１１からＣＤＡＲ２１０に自動的に設定値を転送したと
き、その転送した旨の情報を記憶しておく。そして、Ｃ
ＰＵ２１によりＮＤＡＲ２１１に新しいアドレス及びカ
ウントを設定する際、その情報を消去する。従って、そ
のような設定値を転送した旨の情報が残されていること
を検出した場合には、ＮＤＡＲ２１１に新しいアドレス
及びカウントが設定されていないことを検出することが
できる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、Ｄ
ＭＡコントローラ２３からの割込み信号２８を受けたＣ
ＰＵ２１が他の割込み処理等により割込み信号２８によ
って要求された処理をすぐに行なえないことがある。そ
うすると、ＣＤＡＲ２１０に設定されたデータの転送が
終了する前にＮＤＡＲ２１１への設定ができない場合が
あった。その場合、ＤＭＡコントローラ２３は、データ
転送が終了したものとみなして転送終了通知２７を出力
してしまう。この関係を図５に示す。
た従来の技術には、次のような問題があった。即ち、Ｄ
ＭＡコントローラ２３からの割込み信号２８を受けたＣ
ＰＵ２１が他の割込み処理等により割込み信号２８によ
って要求された処理をすぐに行なえないことがある。そ
うすると、ＣＤＡＲ２１０に設定されたデータの転送が
終了する前にＮＤＡＲ２１１への設定ができない場合が
あった。その場合、ＤＭＡコントローラ２３は、データ
転送が終了したものとみなして転送終了通知２７を出力
してしまう。この関係を図５に示す。
【００１０】ＣＤＡＲ２１０がデータＢの転送を実行し
ている間にＮＤＡＲ２１１の設定ができないとき、ＣＤ
ＡＲ２１０に設定されたデータＢの転送が終了した時点
で入出力装置２４に転送終了通知（ＴＣ）２７を出力し
ている（時点Ｔ８）。この転送終了通知２７を受けた入
出力装置２４は、ＤＭＡチェイン動作の終了処理をして
しまう。従って、それ以後のデータＣ、ＤのＤＭＡ転送
はできなくなる。このような障害から回復するために
は、入出力装置２４を初期化し、ＤＭＡ転送を最初から
やり直すことが必要となる。従って、データ処理の性能
の低下を招くという問題があった。
ている間にＮＤＡＲ２１１の設定ができないとき、ＣＤ
ＡＲ２１０に設定されたデータＢの転送が終了した時点
で入出力装置２４に転送終了通知（ＴＣ）２７を出力し
ている（時点Ｔ８）。この転送終了通知２７を受けた入
出力装置２４は、ＤＭＡチェイン動作の終了処理をして
しまう。従って、それ以後のデータＣ、ＤのＤＭＡ転送
はできなくなる。このような障害から回復するために
は、入出力装置２４を初期化し、ＤＭＡ転送を最初から
やり直すことが必要となる。従って、データ処理の性能
の低下を招くという問題があった。
【００１１】本発明は、以上の点に着目してなされたも
ので、ＤＭＡチェイン動作が途中でとぎれてしまった場
合にもＤＭＡ転送を最初からやり直す必要がなく、デー
タがとぎれたところからＤＭＡ転送を再開できるように
したＩ／Ｏ制御装置を提供することを目的とするもので
ある。
ので、ＤＭＡチェイン動作が途中でとぎれてしまった場
合にもＤＭＡ転送を最初からやり直す必要がなく、デー
タがとぎれたところからＤＭＡ転送を再開できるように
したＩ／Ｏ制御装置を提供することを目的とするもので
ある。
【００１２】
【課題を解決するための手段】第１の発明のＩ／Ｏ制御
装置は、分散したデータを１回の転送処理により連続し
てアクセスするＤＭＡチェイン動作の終了時に、当該Ｄ
ＭＡチェイン動作を制御するＤＭＡコントローラから出
力される転送終了通知を阻止するゲートと、当該ゲート
をＣＰＵの指示に従って開閉するマスクフリップフロッ
プと、当該マスクフリップフロップを前記ＤＭＡチェイ
ン動作の起動時にセットし、前記ＤＭＡコントローラか
らの割込み信号の入力時に当該ＤＭＡチェイン動作が終
了する場合に前記マスクフリップフロップをリセットす
るＤＭＡ割込み処理部とから成ることを特徴とするもの
である。
装置は、分散したデータを１回の転送処理により連続し
てアクセスするＤＭＡチェイン動作の終了時に、当該Ｄ
ＭＡチェイン動作を制御するＤＭＡコントローラから出
力される転送終了通知を阻止するゲートと、当該ゲート
をＣＰＵの指示に従って開閉するマスクフリップフロッ
プと、当該マスクフリップフロップを前記ＤＭＡチェイ
ン動作の起動時にセットし、前記ＤＭＡコントローラか
らの割込み信号の入力時に当該ＤＭＡチェイン動作が終
了する場合に前記マスクフリップフロップをリセットす
るＤＭＡ割込み処理部とから成ることを特徴とするもの
である。
【００１３】第２の発明のＩ／Ｏ制御装置は、分散した
データを１回の転送処理により連続してアクセスするＤ
ＭＡチェイン動作の終了時に、当該ＤＭＡチェイン動作
を制御するＤＭＡコントローラから出力される転送終了
通知を阻止するゲートと、当該ゲートをＣＰＵの指示に
従って開閉するマスクフリップフロップと、当該マスク
フリップフロップを前記ＤＭＡチェイン動作の起動時に
セットするとともに前記ＤＭＡチェイン動作のデータ総
転送数を出力するＤＭＡ割込み処理部と、当該ＤＭＡ割
込み処理部が出力するデータ総転送数を設定し、データ
転送の際にデータ転送数を計数し、前記データ総転送数
に等しいデータの転送の終了後、前記マスクフリップフ
ロップをリセットするマスクカウンタとから成ることを
特徴とするものである。
データを１回の転送処理により連続してアクセスするＤ
ＭＡチェイン動作の終了時に、当該ＤＭＡチェイン動作
を制御するＤＭＡコントローラから出力される転送終了
通知を阻止するゲートと、当該ゲートをＣＰＵの指示に
従って開閉するマスクフリップフロップと、当該マスク
フリップフロップを前記ＤＭＡチェイン動作の起動時に
セットするとともに前記ＤＭＡチェイン動作のデータ総
転送数を出力するＤＭＡ割込み処理部と、当該ＤＭＡ割
込み処理部が出力するデータ総転送数を設定し、データ
転送の際にデータ転送数を計数し、前記データ総転送数
に等しいデータの転送の終了後、前記マスクフリップフ
ロップをリセットするマスクカウンタとから成ることを
特徴とするものである。
【００１４】
【作用】第１の発明のＩ／Ｏ制御装置においては、入出
力装置からのＤＭＡ要求時にＣＰＵによりＤＭＡコント
ローラのＣＤＡＲ及びＮＤＡＲにＤＭＡチェイン動作を
開始する最初のデータのアドレス及びカウントと、次の
データのアドレス及びカウントが設定される。このと
き、ＣＰＵはマスクフリップフロップをセットし、ゲー
トを閉じる。ＤＭＡコントローラは最初のデータの転送
開始とともにＮＤＡＲの設定値をＣＤＡＲに転送する。
そして、入出力装置が最初のデータをメモリに転送する
間にＣＰＵはＮＤＡＲに更に次のデータのアドレス及び
カウントを設定する。ＣＰＵによるこの設定処理が遅れ
るとＤＭＡコントローラはＤＭＡチェイン動作が終了し
たとみなし、転送終了通知を入出力装置に向けて出力す
る。このとき、ゲートにより転送終了通知がＩ／Ｏ処理
部に入力されることが阻止される。ＣＰＵのＤＭＡ割込
み処理部は、ＤＭＡチェイン動作において次のデータ転
送がないことを判別すると、所定のコマンドを出力し、
マスクフリップフロップをリセットしてゲートを開き、
転送終了通知をＩ／Ｏ処理部に入力させる。これによ
り、ＤＭＡチェイン動作が終了する。
力装置からのＤＭＡ要求時にＣＰＵによりＤＭＡコント
ローラのＣＤＡＲ及びＮＤＡＲにＤＭＡチェイン動作を
開始する最初のデータのアドレス及びカウントと、次の
データのアドレス及びカウントが設定される。このと
き、ＣＰＵはマスクフリップフロップをセットし、ゲー
トを閉じる。ＤＭＡコントローラは最初のデータの転送
開始とともにＮＤＡＲの設定値をＣＤＡＲに転送する。
そして、入出力装置が最初のデータをメモリに転送する
間にＣＰＵはＮＤＡＲに更に次のデータのアドレス及び
カウントを設定する。ＣＰＵによるこの設定処理が遅れ
るとＤＭＡコントローラはＤＭＡチェイン動作が終了し
たとみなし、転送終了通知を入出力装置に向けて出力す
る。このとき、ゲートにより転送終了通知がＩ／Ｏ処理
部に入力されることが阻止される。ＣＰＵのＤＭＡ割込
み処理部は、ＤＭＡチェイン動作において次のデータ転
送がないことを判別すると、所定のコマンドを出力し、
マスクフリップフロップをリセットしてゲートを開き、
転送終了通知をＩ／Ｏ処理部に入力させる。これによ
り、ＤＭＡチェイン動作が終了する。
【００１５】第２の発明のＩ／Ｏ制御装置においては、
ＤＭＡチェイン動作の開始時にマスクカウンタにデータ
の総転送数を設定し、Ｉ／Ｏ処理部によるデータ転送の
都度この総転送数をデクリメントする。そして、すべて
のデータの転送を終了したことを検出した後、自動的に
マスクフリップフロップをリセットし、ゲートを開く。
これにより、ＣＰＵからの操作なしにＤＭＡチェイン動
作が終了する。
ＤＭＡチェイン動作の開始時にマスクカウンタにデータ
の総転送数を設定し、Ｉ／Ｏ処理部によるデータ転送の
都度この総転送数をデクリメントする。そして、すべて
のデータの転送を終了したことを検出した後、自動的に
マスクフリップフロップをリセットし、ゲートを開く。
これにより、ＣＰＵからの操作なしにＤＭＡチェイン動
作が終了する。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、第１の発明のＩ／Ｏ制御装置の一
実施例のブロック図である。図示の装置は、入出力装置
３１、ＣＰＵ３２、メモリ２２、ＤＭＡコントローラ２
３から成る。図１において、図２に示す従来の装置と対
応する同一の構成の部分については同一の符号を付して
いる。入出力装置３１及びＣＰＵ３２も、基本的には、
入出力装置２４及びＣＰＵ２１と同様の構成であり、以
下の部分のみが異なる。入出力装置３１内には、アンド
型のゲート１１と、マスクフリップフロップ１２とが設
けられている。また、ＣＰＵ３２内には、ＤＭＡ割込み
処理部３３が設けられている。
に説明する。図１は、第１の発明のＩ／Ｏ制御装置の一
実施例のブロック図である。図示の装置は、入出力装置
３１、ＣＰＵ３２、メモリ２２、ＤＭＡコントローラ２
３から成る。図１において、図２に示す従来の装置と対
応する同一の構成の部分については同一の符号を付して
いる。入出力装置３１及びＣＰＵ３２も、基本的には、
入出力装置２４及びＣＰＵ２１と同様の構成であり、以
下の部分のみが異なる。入出力装置３１内には、アンド
型のゲート１１と、マスクフリップフロップ１２とが設
けられている。また、ＣＰＵ３２内には、ＤＭＡ割込み
処理部３３が設けられている。
【００１７】ＤＭＡコントローラ２３が出力する転送終
了通知２７は、ゲート１１の一方の入力端子に入力され
る。また、デコーダ１３のマスク設定命令１４は、マス
クフリップフロップ１２のクロック端子に入力される。
そして、マスクフリップフロップ１２の入力端子には、
バス２９のデータ信号が入力され、マスクフリップフロ
ップ１２の出力端子は、ゲート１１の他の入力端子に接
続されている。更に、ゲート１１の出力端子は、Ｉ／Ｏ
処理部１６のＴＣ入力に接続されている。ＤＭＡ割込み
処理部３３は、ＤＭＡチェイン動作の次のデータ転送の
開始時にＤＭＡコントローラ２３から出力される割込み
信号を入力する毎に起動される。そして、ＤＭＡ起動時
にマスクフリップフロップ１２をセットする。その後、
ＤＭＡチェイン動作において次のデータ転送の要求がな
いときは、マスクフリップフロップ１２をリセットす
る。また、次のデータ転送の要求があるときは、ＤＭＡ
チェイン動作が途中でとぎれているかどうかを調べる。
そして、ＤＭＡチェイン動作が途中でとぎれているとき
は、ＣＤＡＲ２１０及びＮＤＡＲ２１１を再設定する。
一方、ＤＭＡチェイン動作が途中でとぎれていないとき
は、従来と同様に次のアドレス及びカウントをＮＤＡＲ
２１１に設定する。この部分の詳細については、図６及
び図７を参照して説明する。
了通知２７は、ゲート１１の一方の入力端子に入力され
る。また、デコーダ１３のマスク設定命令１４は、マス
クフリップフロップ１２のクロック端子に入力される。
そして、マスクフリップフロップ１２の入力端子には、
バス２９のデータ信号が入力され、マスクフリップフロ
ップ１２の出力端子は、ゲート１１の他の入力端子に接
続されている。更に、ゲート１１の出力端子は、Ｉ／Ｏ
処理部１６のＴＣ入力に接続されている。ＤＭＡ割込み
処理部３３は、ＤＭＡチェイン動作の次のデータ転送の
開始時にＤＭＡコントローラ２３から出力される割込み
信号を入力する毎に起動される。そして、ＤＭＡ起動時
にマスクフリップフロップ１２をセットする。その後、
ＤＭＡチェイン動作において次のデータ転送の要求がな
いときは、マスクフリップフロップ１２をリセットす
る。また、次のデータ転送の要求があるときは、ＤＭＡ
チェイン動作が途中でとぎれているかどうかを調べる。
そして、ＤＭＡチェイン動作が途中でとぎれているとき
は、ＣＤＡＲ２１０及びＮＤＡＲ２１１を再設定する。
一方、ＤＭＡチェイン動作が途中でとぎれていないとき
は、従来と同様に次のアドレス及びカウントをＮＤＡＲ
２１１に設定する。この部分の詳細については、図６及
び図７を参照して説明する。
【００１８】図６は、第１の発明の装置の動作タイミン
グを示し、図７は、第１の発明の装置のプログラム動作
を示す。ＣＰＵ３２のＤＭＡ割込み処理部３３は、ＤＭ
Ａの起動時に図７（ａ）の処理手順に従って動作する。
まず、ステップＳ１でＣＤＡＲ２１０にアドレスａ及び
カウントＡを設定し、ＮＤＡＲ２１１にアドレスｂ及び
カウントＢを設定する（図６時点Ｔ１１）。そして、ス
テップＳ２でマスクフリップフロップ１２をセットする
（時点Ｔ１２）。これにより、ゲート１１が閉じ、転送
終了通知２７がＩ／Ｏ処理部１６のＴＣ入力に入力され
なくなる。その後、ステップＳ３でＤＭＡコントローラ
２３及び入出力装置３１を起動させる（時点Ｔ１３）。
グを示し、図７は、第１の発明の装置のプログラム動作
を示す。ＣＰＵ３２のＤＭＡ割込み処理部３３は、ＤＭ
Ａの起動時に図７（ａ）の処理手順に従って動作する。
まず、ステップＳ１でＣＤＡＲ２１０にアドレスａ及び
カウントＡを設定し、ＮＤＡＲ２１１にアドレスｂ及び
カウントＢを設定する（図６時点Ｔ１１）。そして、ス
テップＳ２でマスクフリップフロップ１２をセットする
（時点Ｔ１２）。これにより、ゲート１１が閉じ、転送
終了通知２７がＩ／Ｏ処理部１６のＴＣ入力に入力され
なくなる。その後、ステップＳ３でＤＭＡコントローラ
２３及び入出力装置３１を起動させる（時点Ｔ１３）。
【００１９】また、ＤＭＡコントローラ２３からＣＰＵ
３２に対して割込み信号が発生したときも、ＤＭＡ割込
み処理部３３が起動される。このとき、ＤＭＡ割込み処
理部３３は、図７（ｂ）の処理手順に従って動作する。
この場合、ＤＭＡチェイン動作が途中でとぎれ、ＤＭＡ
コントローラ２３から転送終了通知２７が出力されて
も、その転送終了通知２７はゲート１１により阻止さ
れ、Ｉ／Ｏ処理部１６へは入力されない。
３２に対して割込み信号が発生したときも、ＤＭＡ割込
み処理部３３が起動される。このとき、ＤＭＡ割込み処
理部３３は、図７（ｂ）の処理手順に従って動作する。
この場合、ＤＭＡチェイン動作が途中でとぎれ、ＤＭＡ
コントローラ２３から転送終了通知２７が出力されて
も、その転送終了通知２７はゲート１１により阻止さ
れ、Ｉ／Ｏ処理部１６へは入力されない。
【００２０】図７（ｂ）において、まず、ステップＳ１
１でＤＭＡチェイン動作における次のデータ転送の要求
があるか否かを判別する。そして、次のデータ転送の要
求があるときは、ステップＳ１２でＣＤＡＲ２１０のカ
ウント値が“０”であるか否かを判別する。次のデータ
転送の要求があるのに、ＣＤＡＲ２１０のカウント値が
“０”であるときは、ＤＭＡチェイン動作が途中でとぎ
れたと判定する（時点Ｔ１４）。そして、ステップＳ１
３でＣＤＡＲ２１０、ＮＤＡＲ２１１に次のアドレス及
びカウントを設定する（時点Ｔ１５）。即ち、図６に示
す例では、ＣＤＡＲ２１０にアドレスｃ及びカウントＣ
を設定し、ＮＤＡＲ２１１にアドレスｄ及びカウントＤ
を設定する。その後、ステップＳ１４でＤＭＡコントロ
ーラ２３を起動する（時点Ｔ１６）。
１でＤＭＡチェイン動作における次のデータ転送の要求
があるか否かを判別する。そして、次のデータ転送の要
求があるときは、ステップＳ１２でＣＤＡＲ２１０のカ
ウント値が“０”であるか否かを判別する。次のデータ
転送の要求があるのに、ＣＤＡＲ２１０のカウント値が
“０”であるときは、ＤＭＡチェイン動作が途中でとぎ
れたと判定する（時点Ｔ１４）。そして、ステップＳ１
３でＣＤＡＲ２１０、ＮＤＡＲ２１１に次のアドレス及
びカウントを設定する（時点Ｔ１５）。即ち、図６に示
す例では、ＣＤＡＲ２１０にアドレスｃ及びカウントＣ
を設定し、ＮＤＡＲ２１１にアドレスｄ及びカウントＤ
を設定する。その後、ステップＳ１４でＤＭＡコントロ
ーラ２３を起動する（時点Ｔ１６）。
【００２１】そして、最後の割込み処理において次のデ
ータ転送の要求がない場合、ステップＳ１１を経てステ
ップＳ１５でマスクフリップフロップ１２をリセットす
る（時点Ｔ１７）。これにより、図１に示すゲート１１
が開き、転送終了通知２７がＩ／Ｏ処理部１６に通知さ
れるようになる。従って、ＣＤＡＲ２１０に設定された
データの転送が終了した時点でＤＭＡコントローラ２３
からの転送終了通知２７が出力され、Ｉ／Ｏ処理部１６
に通知される。一方、ステップＳ１１で次のデータ転送
の要求があると判別され、ステップＳ１２でＣＤＡＲ２
１０のカウント値が“０”でないと判定されたときは、
ＤＭＡチェイン動作がとぎれることなく、正常に続いて
いる。従って、ステップＳ１６で従来と同様にＮＤＡＲ
２１１に次のアドレス及びカウントを設定する。このよ
うに、第１の発明によれば、ＣＰＵ３２により転送終了
通知２７のＩ／Ｏ処理部１６への入力を制御し、ＤＭＡ
チェイン動作のとぎれによる異常の発生を防止できる。
ータ転送の要求がない場合、ステップＳ１１を経てステ
ップＳ１５でマスクフリップフロップ１２をリセットす
る（時点Ｔ１７）。これにより、図１に示すゲート１１
が開き、転送終了通知２７がＩ／Ｏ処理部１６に通知さ
れるようになる。従って、ＣＤＡＲ２１０に設定された
データの転送が終了した時点でＤＭＡコントローラ２３
からの転送終了通知２７が出力され、Ｉ／Ｏ処理部１６
に通知される。一方、ステップＳ１１で次のデータ転送
の要求があると判別され、ステップＳ１２でＣＤＡＲ２
１０のカウント値が“０”でないと判定されたときは、
ＤＭＡチェイン動作がとぎれることなく、正常に続いて
いる。従って、ステップＳ１６で従来と同様にＮＤＡＲ
２１１に次のアドレス及びカウントを設定する。このよ
うに、第１の発明によれば、ＣＰＵ３２により転送終了
通知２７のＩ／Ｏ処理部１６への入力を制御し、ＤＭＡ
チェイン動作のとぎれによる異常の発生を防止できる。
【００２２】図８は、第２の発明のＩ／Ｏ制御装置の一
実施例を示す。図８の第２の発明の装置において、図１
の第１の発明の装置と対応する同一の構成の部分につい
ては、同一の符号を付す。図８の装置では、入出力装置
２４′にマスクカウンタ１７を設けているところが図１
の装置と異なる部分である。これに伴ない、ＣＰＵ（図
示省略）のＤＭＡ割込み処理部の処理が図１０に示すよ
うに変更される。図８において、転送終了通知２７は、
ゲート１１の一方の入力端子に入力されており、デコー
ダ１３のマスク設定命令１４はマスクフリップフロップ
１２のクロック端子に入力されている。また、マスクフ
リップフロップ１２の入力端子にはバス２９のデータ信
号が入力され、マスクフリップフロップ１２の出力端子
はゲート１１の他方の入力端子に接続されている。そし
て、ゲート１１の出力はＩ／Ｏ処理部１６のＴＣ入力に
入力されている。
実施例を示す。図８の第２の発明の装置において、図１
の第１の発明の装置と対応する同一の構成の部分につい
ては、同一の符号を付す。図８の装置では、入出力装置
２４′にマスクカウンタ１７を設けているところが図１
の装置と異なる部分である。これに伴ない、ＣＰＵ（図
示省略）のＤＭＡ割込み処理部の処理が図１０に示すよ
うに変更される。図８において、転送終了通知２７は、
ゲート１１の一方の入力端子に入力されており、デコー
ダ１３のマスク設定命令１４はマスクフリップフロップ
１２のクロック端子に入力されている。また、マスクフ
リップフロップ１２の入力端子にはバス２９のデータ信
号が入力され、マスクフリップフロップ１２の出力端子
はゲート１１の他方の入力端子に接続されている。そし
て、ゲート１１の出力はＩ／Ｏ処理部１６のＴＣ入力に
入力されている。
【００２３】一方、マスクフリップフロップ１２のリセ
ット入力Ｒには、マスクカウンタ１７のアンダフロー出
力ＵＦが接続されており、デコーダ１３からのロード命
令１８はマスクカウンタ１７のロード端子Ｌに入力され
ている。Ｉ／Ｏ処理部１６からの転送信号２０はマスク
カウンタ１７のダウンクロック端子に入力され、マスク
カウンタ１７のＤ入力にはバス２９のデータ信号が入力
されている。これにより、ＣＰＵからのマスク設定命令
１４によりマスクフリップフロップ１２のセット及びリ
セットが行なえ、その状態によりゲート１１の開閉が行
なえる。また、ＣＰＵからのロード命令によりマスクカ
ウンタ１７へのカウントの設定を行ない、Ｉ／Ｏ処理部
１６からのＤＭＡ転送毎に発生する転送信号２０により
マスクカウンタ１７がデクリメントされる。そして、マ
スクカウンタ１７のアンダフローの発生時、マスクフリ
ップフロップ１２のクリア信号１９を出力し、マスクフ
リップフロップ１２をリセットする。
ット入力Ｒには、マスクカウンタ１７のアンダフロー出
力ＵＦが接続されており、デコーダ１３からのロード命
令１８はマスクカウンタ１７のロード端子Ｌに入力され
ている。Ｉ／Ｏ処理部１６からの転送信号２０はマスク
カウンタ１７のダウンクロック端子に入力され、マスク
カウンタ１７のＤ入力にはバス２９のデータ信号が入力
されている。これにより、ＣＰＵからのマスク設定命令
１４によりマスクフリップフロップ１２のセット及びリ
セットが行なえ、その状態によりゲート１１の開閉が行
なえる。また、ＣＰＵからのロード命令によりマスクカ
ウンタ１７へのカウントの設定を行ない、Ｉ／Ｏ処理部
１６からのＤＭＡ転送毎に発生する転送信号２０により
マスクカウンタ１７がデクリメントされる。そして、マ
スクカウンタ１７のアンダフローの発生時、マスクフリ
ップフロップ１２のクリア信号１９を出力し、マスクフ
リップフロップ１２をリセットする。
【００２４】図９は、第２の発明の装置の動作タイミン
グを示し、図１０は、第２の発明の装置のプログラム動
作を示す。ＣＰＵのＤＭＡ割込み処理部は、ＤＭＡ転送
の起動時に図１０（ａ）の処理手順に従って動作する。
まず、ステップＳ２１でＣＤＡＲ２１０及びＮＤＡＲ２
１１を設定する（図９時点Ｔ２１）。そして、ステップ
Ｓ２２でマスクフリップフロップ１２をセットし（時点
Ｔ２２）、さらにステップＳ２３でマスクカウンタ１７
に“総転送数−１”の値をセットする（時点Ｔ２３）。
図９に示す例では、“Ａ＋Ｂ＋Ｃ＋Ｄ−１”の値をセッ
トする。その後、ステップＳ２３でＤＭＡコントローラ
２３及び入出力装置２４を起動する（時点Ｔ２４）。
グを示し、図１０は、第２の発明の装置のプログラム動
作を示す。ＣＰＵのＤＭＡ割込み処理部は、ＤＭＡ転送
の起動時に図１０（ａ）の処理手順に従って動作する。
まず、ステップＳ２１でＣＤＡＲ２１０及びＮＤＡＲ２
１１を設定する（図９時点Ｔ２１）。そして、ステップ
Ｓ２２でマスクフリップフロップ１２をセットし（時点
Ｔ２２）、さらにステップＳ２３でマスクカウンタ１７
に“総転送数−１”の値をセットする（時点Ｔ２３）。
図９に示す例では、“Ａ＋Ｂ＋Ｃ＋Ｄ−１”の値をセッ
トする。その後、ステップＳ２３でＤＭＡコントローラ
２３及び入出力装置２４を起動する（時点Ｔ２４）。
【００２５】通常の転送は、従来と同様に行なわれる
が、Ｉ／Ｏ処理部１６からの転送信号２０によりデータ
転送毎にマスクカウンタ１７のカウント値はデクリメン
トされる。ここで、ＤＭＡチェイン動作が途中でとぎ
れ、ＤＭＡコントローラ２３から転送終了通知２７が出
力されても、その転送終了通知２７はゲート１１により
阻止され、Ｉ／Ｏ処理部１６には入力されない。図１０
（ｂ）の割込み処理においては、ステップＳ３１で次の
データ転送の要求があると判別された後、ステップＳ３
２でＣＤＡＲ２１０のカウント値が“０”であれば、Ｄ
ＭＡチェイン動作が途中でとぎれたと判定し（時点Ｔ２
５）、ステップＳ３３でＣＤＡＲ２１０及びＮＤＡＲ２
１１に次のアドレス及びカウントを設定する（時点Ｔ２
６）。図９に示す例では、ＣＤＡＲ２１０にアドレスｃ
及びカウントＣを設定し、ＮＤＡＲ２１１にアドレスｄ
及びカウントＤを設定する。その後、ステップＳ３４で
ＤＭＡコントローラ２３を起動する（時点Ｔ２７）。ま
た、ＣＤＡＲ２１０のカウント値が“０”でなければ、
ステップＳ３５で従来と同様にＮＤＡＲ２１１に次のア
ドレス及びカウントを設定する。
が、Ｉ／Ｏ処理部１６からの転送信号２０によりデータ
転送毎にマスクカウンタ１７のカウント値はデクリメン
トされる。ここで、ＤＭＡチェイン動作が途中でとぎ
れ、ＤＭＡコントローラ２３から転送終了通知２７が出
力されても、その転送終了通知２７はゲート１１により
阻止され、Ｉ／Ｏ処理部１６には入力されない。図１０
（ｂ）の割込み処理においては、ステップＳ３１で次の
データ転送の要求があると判別された後、ステップＳ３
２でＣＤＡＲ２１０のカウント値が“０”であれば、Ｄ
ＭＡチェイン動作が途中でとぎれたと判定し（時点Ｔ２
５）、ステップＳ３３でＣＤＡＲ２１０及びＮＤＡＲ２
１１に次のアドレス及びカウントを設定する（時点Ｔ２
６）。図９に示す例では、ＣＤＡＲ２１０にアドレスｃ
及びカウントＣを設定し、ＮＤＡＲ２１１にアドレスｄ
及びカウントＤを設定する。その後、ステップＳ３４で
ＤＭＡコントローラ２３を起動する（時点Ｔ２７）。ま
た、ＣＤＡＲ２１０のカウント値が“０”でなければ、
ステップＳ３５で従来と同様にＮＤＡＲ２１１に次のア
ドレス及びカウントを設定する。
【００２６】一方、マスクカウンタ１７は、最後の処理
の直前にアンダフローとなり、マスクフリップフロップ
１２をリセットする。これにより、ゲート１１が開き、
ＤＭＡコントローラ２３が出力した転送終了通知２７が
Ｉ／Ｏ処理部１６に通知される。これにより、Ｉ／Ｏ処
理部１６でＩ／Ｏ終了処理を行なう。このようにして、
第２の発明の装置では、ＣＰＵからのマスクフリップフ
ロップ１２のリセット操作によらなくても、ＤＭＡチェ
イン動作を終了することができる。尚、第１及び第２の
発明は、上述した各実施例に限定されるものではなく、
種々の変形が可能であることはいうまでもない。例え
ば、ゲート１１は、アンドゲートとしたが、オアゲート
にしてもよく、マスクカウンタ１７は、ダウンカウンタ
としたが、アップカウンタとしても差し支えない。
の直前にアンダフローとなり、マスクフリップフロップ
１２をリセットする。これにより、ゲート１１が開き、
ＤＭＡコントローラ２３が出力した転送終了通知２７が
Ｉ／Ｏ処理部１６に通知される。これにより、Ｉ／Ｏ処
理部１６でＩ／Ｏ終了処理を行なう。このようにして、
第２の発明の装置では、ＣＰＵからのマスクフリップフ
ロップ１２のリセット操作によらなくても、ＤＭＡチェ
イン動作を終了することができる。尚、第１及び第２の
発明は、上述した各実施例に限定されるものではなく、
種々の変形が可能であることはいうまでもない。例え
ば、ゲート１１は、アンドゲートとしたが、オアゲート
にしてもよく、マスクカウンタ１７は、ダウンカウンタ
としたが、アップカウンタとしても差し支えない。
【００２７】
【発明の効果】以上説明したように、本発明のＩ／Ｏ制
御装置によれば、ＤＭＡコントローラから入出力装置に
入力される転送終了通知を阻止するゲートを設けるよう
にしたので、ＤＭＡチェイン動作が途中でとぎれること
に起因してＤＭＡコントローラから転送終了通知が出力
された場合には、終了処理が行なわれることがなく、Ｄ
ＭＡチェイン動作を途中から再開させることができる。
従って、ＣＰＵの処理が間に合わずにＤＭＡチェイン動
作がとぎれた場合にもデータ処理能力が低下することを
回避することができる。また、ＤＭＡチェイン動作によ
る転送データ数を計数するマスクカウンタを設けること
により、所定数のデータが転送された後はＣＰＵからゲ
ートを制御するコマンド等を出力しなくても自動的にゲ
ートが開かれるようにすることができる。
御装置によれば、ＤＭＡコントローラから入出力装置に
入力される転送終了通知を阻止するゲートを設けるよう
にしたので、ＤＭＡチェイン動作が途中でとぎれること
に起因してＤＭＡコントローラから転送終了通知が出力
された場合には、終了処理が行なわれることがなく、Ｄ
ＭＡチェイン動作を途中から再開させることができる。
従って、ＣＰＵの処理が間に合わずにＤＭＡチェイン動
作がとぎれた場合にもデータ処理能力が低下することを
回避することができる。また、ＤＭＡチェイン動作によ
る転送データ数を計数するマスクカウンタを設けること
により、所定数のデータが転送された後はＣＰＵからゲ
ートを制御するコマンド等を出力しなくても自動的にゲ
ートが開かれるようにすることができる。
【図１】第１の発明のＩ／Ｏ制御装置の一実施例のブロ
ック図である。
ック図である。
【図２】従来のＤＭＡチェイン動作を行なうコンピュー
タシステムのブロック図である。
タシステムのブロック図である。
【図３】メモリと入出力装置間のデータ関連の説明図で
ある。
ある。
【図４】従来のＤＭＡチェイン動作の説明図である。
【図５】ＤＭＡチェイン動作のとぎれの説明図である。
【図６】第１の発明の装置の動作タイミングの説明図で
ある。
ある。
【図７】第１の発明の装置のプログラム動作を説明する
フローチャートである。
フローチャートである。
【図８】第２の発明のＩ／Ｏ制御装置の一実施例のブロ
ック図である。
ック図である。
【図９】第１の発明の装置の動作タイミングの説明図で
ある。
ある。
【図１０】第２の発明の装置のプログラム動作を説明す
るフローチャートである。
るフローチャートである。
１１ ゲート １２ マスクフリップフロップ １７ マスクカウンタ ２２ メモリ ２３ ＤＭＡコントローラ ３１ 入出力装置 ３２ ＣＰＵ ３３ ＤＭＡ割込み処理部
Claims (2)
- 【請求項１】 分散したデータを１回の転送処理により
連続してアクセスするＤＭＡチェイン動作の終了時に、
当該ＤＭＡチェイン動作を制御するＤＭＡコントローラ
から出力される転送終了通知を阻止するゲートと、 当該ゲートをＣＰＵの指示に従って開閉するマスクフリ
ップフロップと、 当該マスクフリップフロップを前記ＤＭＡチェイン動作
の起動時にセットし、前記ＤＭＡコントローラからの割
込み信号の入力時に当該ＤＭＡチェイン動作が終了する
場合に前記マスクフリップフロップをリセットするＤＭ
Ａ割込み処理部とから成ることを特徴とするＩ／Ｏ制御
装置。 - 【請求項２】 分散したデータを１回の転送処理により
連続してアクセスするＤＭＡチェイン動作の終了時に、
当該ＤＭＡチェイン動作を制御するＤＭＡコントローラ
から出力される転送終了通知を阻止するゲートと、 当該ゲートをＣＰＵの指示に従って開閉するマスクフリ
ップフロップと、 当該マスクフリップフロップを前記ＤＭＡチェイン動作
の起動時にセットするとともに前記ＤＭＡチェイン動作
のデータ総転送数を出力するＤＭＡ割込み処理部と、 当該ＤＭＡ割込み処理部が出力するデータ総転送数を設
定し、データ転送の際にデータ転送数を計数し、前記デ
ータ総転送数に等しいデータの転送の終了後、前記マス
クフリップフロップをリセットするマスクカウンタとか
ら成ることを特徴とするＩ／Ｏ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261793A JPH0736820A (ja) | 1993-07-23 | 1993-07-23 | Ｉ／ｏ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261793A JPH0736820A (ja) | 1993-07-23 | 1993-07-23 | Ｉ／ｏ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736820A true JPH0736820A (ja) | 1995-02-07 |
Family
ID=16460352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20261793A Pending JPH0736820A (ja) | 1993-07-23 | 1993-07-23 | Ｉ／ｏ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698473B2 (en) | 2005-01-05 | 2010-04-13 | Sony Computer Entertainment Inc. | Methods and apparatus for list transfers using DMA transfers in a multi-processor system |
| WO2012014400A1 (ja) * | 2010-07-27 | 2012-02-02 | パナソニック株式会社 | データ転送制御装置及びデータ転送制御方法 |
-
1993
- 1993-07-23 JP JP20261793A patent/JPH0736820A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698473B2 (en) | 2005-01-05 | 2010-04-13 | Sony Computer Entertainment Inc. | Methods and apparatus for list transfers using DMA transfers in a multi-processor system |
| WO2012014400A1 (ja) * | 2010-07-27 | 2012-02-02 | パナソニック株式会社 | データ転送制御装置及びデータ転送制御方法 |
| US8996913B2 (en) | 2010-07-27 | 2015-03-31 | Panasonic Intellectual Property Management Co., Ltd. | Data transfer control device and data transfer control method |
| JP5834182B2 (ja) * | 2010-07-27 | 2015-12-16 | パナソニックＩｐマネジメント株式会社 | データ転送制御装置及びデータ転送制御方法 |
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