JPS61165172A - メモリアクセス制御方式 - Google Patents

メモリアクセス制御方式

Info

Publication number
JPS61165172A
JPS61165172A JP26232984A JP26232984A JPS61165172A JP S61165172 A JPS61165172 A JP S61165172A JP 26232984 A JP26232984 A JP 26232984A JP 26232984 A JP26232984 A JP 26232984A JP S61165172 A JPS61165172 A JP S61165172A
Authority
JP
Japan
Prior art keywords
access
address
storage
system storage
local storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26232984A
Other languages
English (en)
Other versions
JPH0211933B2 (ja
Inventor
Kiyoshi Sudo
清 須藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP26232984A priority Critical patent/JPS61165172A/ja
Publication of JPS61165172A publication Critical patent/JPS61165172A/ja
Publication of JPH0211933B2 publication Critical patent/JPH0211933B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリアクセス制御方式に関し、特に複数
処理装置で共有するシステムストレージと処理装置固有
のローカルストレージとのメモリアクセス制御方式に関
するものである。
〔従来の技術〕
システムストレージを複数台の処理装置で、共用するシ
ステムは、第3図に示すように構成されている。システ
ムストレージ1は共通バス線2を介して処理装置3,4
.5と接続され、処理装置の内、例えば処理装置4は、
固有のローカルストレージをもっている。この処理装置
4は、ローカルストレージに数多くのマイクロ命令を格
納しており、ローカルストレージのみにて足りない分の
マイクロ命令をシステムストレージに格納している。
各処理装置3,4.5の1つが共用するシステムストレ
ージ1をアクセスすると、当該処理装置の他の処理装置
は、当該アクセス中の処理装置のシステムストレージ1
のアクセスが終了するまで待たされることとなる。
この待ち時間を短縮する対策として、例えば処理装置4
にローカルストレージ41を設けて、処理装置4がシス
テムストレージ1をアクセスするに ・替えてローカル
ストレート41をアクセスせしめて、システムストレー
ジ1の占有時間の減少を図っている。一般に、この場合
のローカルストレージ41とシステムストレージ1は、
処理装置4において、連続したアドレス空間に設けであ
る。
仮に、連続したアドレス空間が第4図に示すように設定
されると、処理装置4にて発生した要求アドレスがロー
カルストレージ41の範囲、即ちA部にあるか、ローカ
ルストレージ41の範囲外、即ちB部にあるかを該要求
アドレスを監視するアドレスCと比較することによって
判断を行い、B部にあると判断されると、システムスト
レージ1にアクセス要求を出し、要求が受は付けられる
のを待っている。
ところが、処理装置4がB部のアクセスを長期間連続し
てアクセスする場合にも、上記した判断を毎回行う必要
があり、処理装置4のシステムストレージをアクセスす
る時間が判断時間分遅くなり、処理装置4の処理速度に
支障をきたすと共に、他装置を待たす時間が長くなると
云う問題がある。
〔発明が解決しようとする問題点〕
この発明は、以上のような問題点を解決するために、複
数の処理装置が共有するシステムストレージと処理装置
固有のローカルストレージとを有し前記ローカルストレ
ージとシステムストレージが連続しtiアドレス空間に
あるシステムにおいて、システムストレージ・アクセス
・モードとローカルストレージ・アクセス・モードとを
備え、ローカルストレージ・アクセス・モード時には、
要求アドレスと境界アドレスとの大小比較を行った後に
ローカルストレージ又はシステムストレージにアクセス
要求を行い、システムストレージ・アクセス・モードの
時には、ローカルストレージ及びシステムストレージに
アクセス要求を行った後に前記大小比較を行うのである
〔作用〕
上記のようなアクセス要求は、システムストレージ・ア
クセス・モードの際は、先ずシステムストレージとロー
カルストレージとの両方にアクセス要求を行い、この要
求後に大小比較の判断を行なうことでシステムストレー
ジのアクセス時間を短縮し、全体として処理装置のアク
セス処理時間を短縮することができる。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
第1図は本発明の一実施例の要部ブロック図、第2図は
本発明の動作を示すフローチャートである。企図を通じ
て同一個所は同符゛号を用いる。処理装置6はローカル
ス1〜レージ61とプロセッサ部62とアドレス比較回
路63とレジスタ64とアクセス要求制御回路65とで
構成されている。
レジスタ64には、第4図に示すA部とB部の境界、即
ちローカルストレージとシステムストレージとの境界ア
ドレスCが格納されている。アクセス要求制御回路65
にモード設定レジスタ651が設けである。このモード
設定レジスタ651は、プロセッサ部62によって現在
運用中のアドレスがローカルストレージ・アクセス・モ
ードであるか、システムストレージ・アクセス・モード
であるかによってそれぞれの論理値が格納される。
例えば、モード設定レジスタ651はローカルストレー
ジ・アクセス・モードの場合に論理値゛O11システム
ストレージ・アクセス・モードの場合に論理値゛1”が
格納される。
プロセッサ部62がアドレスをアクセスすると、アドレ
スはアドレスバス線621を介してアクセス要求制御回
路65とアドレス比較回路63とに入力される。
アクセス要求制御回路65はモード設定レジスタ651
が論理゛1°であると、アクセス要求をシステムストレ
ージ1とローカルストレージ61に送出する。
上記両ストレージのアクセスを行った後に、比較回路6
3はレジスタ64の境界アドレスCと要求アドレスを比
較し、その結果をアクセス要求制御回路65に送出する
。アクセス要求制御回路65は、要求アドレスが境界ア
ドレスCより大であると上記したシステムストレージ1
のアクセスを有効とし、ローカルストレージ61のアク
セスを無効とする。
勿論、アクセス要求制御回路65はローカルストレージ
・アクセス許可信号652を禁止状態とする。
若し、要求アドレスが境界アドレスCより小さい場合、
」二記したシステムストージージ1のアクセスを無効と
し、アクセス許可信号を出力して、ローカルストレージ
61のアクセスを有効にする。
アクセス要求回路65ばモード設定レジスタ651が論
理“0゛であると、作動せず上記した比較回路63の比
較が終了した結果に基づいて、システムストレージ1、
或いはローカルストレージ61のアクセスを行うように
作動する。
」二記した動作を第2図によって説明をする。要求アド
レスによって、アクセス要求制御回路は、モード設定レ
ジスダ1゛であるかを調査する。第2図filに示す状
態である。以後第2図の状態を括弧イ1き数字で示す。
1゛ であると、システムストレージとローカルストレ
ージとにアクセス要求する(2)。その後にアドレス比
較を行い(3)、アドレスCより大きいとシステムスト
レージのアクセスを有効とし、ローカルストレージのア
クセスを無効とする(4)。アドレス比較で要求アドレ
スがアドレスCより小さいとシステムストージージ・ア
クセスを無効としく5)、ローカルストレージをアクセ
スを有効とする(6)。
モード設定レジスタが0′であるとfl)、アドレスC
と比較を行い(7)、アドレスCより大きいとシステム
スI・レージをアクセスしく8)、アドレスCより小さ
いとローカルストレージをアクセスする(9)。
従ってモード設定レジスタがI′即ち、システムストレ
ージ・アクセス・モードの状態である場合には、比較を
行わずにアクセス要求を行うこととなり、比較の時間分
のアクセス処理時間を短縮する。
〔発明の効果〕
以上の説明から理解されるように、要するにこの発明は
、システムストレージ・アクセス・モード状態である場
合には、比較を行わずにアクセス要求をシステムストレ
ージとローカルストレージに行い、アドレス比較を行う
比較時間分短縮の図れるものとなり、アクセスが迅速に
行え、システムの処理速度向上に効果を発揮する。
【図面の簡単な説明】
第1図は本発明の一実施例の要部ブロック図、第2図は
本発明の動作を示すフローチャート、第3図はシステム
構成図、 第4図はアドレス空間を示す模式図である。 図において、1はシステムストレージ、3と4と5と6
は処理装置、41と61はローカルストレージ、63は
アドレス比較回路、65はアクセス要求制御回路、65
1はモード設定レジスタをそれぞれ示す。 ■−−−−−− 艷          巾

Claims (1)

    【特許請求の範囲】
  1. 複数の処理装置が共有するシステムストレージと処理装
    置固有のローカルストレージとを有し前記ローカルスト
    レージとシステムストレージが連続したアドレス空間に
    あるシステムにおいて、システムストレージ・アクセス
    ・モードとローカルストレージ・アクセス・モードとを
    備え、該ローカルストレージ・アクセス・モード時には
    、要求アドレスと境界アドレスとの大小比較を行った後
    にローカルストレージ又はシステムストレージにアクセ
    ス要求を行い、前記システムストレージ・アクセス・モ
    ードの時には、ローカルストレージ及びシステムストレ
    ージにアクセス要求を行った後に前記大小比較を行うこ
    とを特徴とするメモリアクセス制御方式。
JP26232984A 1984-12-11 1984-12-11 メモリアクセス制御方式 Granted JPS61165172A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26232984A JPS61165172A (ja) 1984-12-11 1984-12-11 メモリアクセス制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26232984A JPS61165172A (ja) 1984-12-11 1984-12-11 メモリアクセス制御方式

Publications (2)

Publication Number Publication Date
JPS61165172A true JPS61165172A (ja) 1986-07-25
JPH0211933B2 JPH0211933B2 (ja) 1990-03-16

Family

ID=17374256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26232984A Granted JPS61165172A (ja) 1984-12-11 1984-12-11 メモリアクセス制御方式

Country Status (1)

Country Link
JP (1) JPS61165172A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418856A (en) * 1987-07-14 1989-01-23 Fujitsu Ltd Recognizing system for memory capacity
US5303498A (en) * 1989-02-02 1994-04-19 Kabushiki Kaisha Kobe Sekio Sho Fishing line

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418856A (en) * 1987-07-14 1989-01-23 Fujitsu Ltd Recognizing system for memory capacity
US5303498A (en) * 1989-02-02 1994-04-19 Kabushiki Kaisha Kobe Sekio Sho Fishing line

Also Published As

Publication number Publication date
JPH0211933B2 (ja) 1990-03-16

Similar Documents

Publication Publication Date Title
JP2000047974A (ja) バス制御コントローラのバス調停方法、バス制御コントローラ及び電子機器のシステム
JPS61165172A (ja) メモリアクセス制御方式
KR100246864B1 (ko) 제2캐시 메모리를 위한 캐시 플러시 방법 및 캐시 메모리를 갖춘 컴퓨터 메모리 시스템
JPS6242247A (ja) キヤツシユメモリ制御方式
JPH0962640A (ja) 共有メモリのアクセス制御方法
JPH06274415A (ja) 共有メモリシステム
JPS6055459A (ja) プロツクデ−タ転送記憶制御方法
JPS59116866A (ja) 計算機システムの記憶装置
JPH05257903A (ja) マルチプロセッサシステム
JPH04264652A (ja) Dma制御方式
JPS63155254A (ja) 情報処理装置
JPH08137785A (ja) Dma制御装置
JPH02307123A (ja) 計算機
JP2005215953A (ja) 情報処理装置
JPS6345669A (ja) マルチプロセツサシステム
JPH01261748A (ja) バッファ記憶制御装置
JPH0736820A (ja) I/o制御装置
JPH10187596A (ja) システムバス最適化方式
JPH06314231A (ja) 共用メモリアクセス制御方法
JPH05324455A (ja) マルチプロセッサとメモリとのバス結合方式
JPS62164134A (ja) ハ−ドウエアスタツク制御方式
JPS62173562A (ja) バス切替え方式
JPH0594407A (ja) バス制御方式
JPH04290139A (ja) データ処理システム
JPH01302448A (ja) 情報処理装置