JPS61165172A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS61165172A JPS61165172A JP26232984A JP26232984A JPS61165172A JP S61165172 A JPS61165172 A JP S61165172A JP 26232984 A JP26232984 A JP 26232984A JP 26232984 A JP26232984 A JP 26232984A JP S61165172 A JPS61165172 A JP S61165172A
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- JP
- Japan
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- access
- address
- storage
- system storage
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリアクセス制御方式に関し、特に複数
処理装置で共有するシステムストレージと処理装置固有
のローカルストレージとのメモリアクセス制御方式に関
するものである。
処理装置で共有するシステムストレージと処理装置固有
のローカルストレージとのメモリアクセス制御方式に関
するものである。
システムストレージを複数台の処理装置で、共用するシ
ステムは、第３図に示すように構成されている。システ
ムストレージ１は共通バス線２を介して処理装置３，４
．５と接続され、処理装置の内、例えば処理装置４は、
固有のローカルストレージをもっている。この処理装置
４は、ローカルストレージに数多くのマイクロ命令を格
納しており、ローカルストレージのみにて足りない分の
マイクロ命令をシステムストレージに格納している。
ステムは、第３図に示すように構成されている。システ
ムストレージ１は共通バス線２を介して処理装置３，４
．５と接続され、処理装置の内、例えば処理装置４は、
固有のローカルストレージをもっている。この処理装置
４は、ローカルストレージに数多くのマイクロ命令を格
納しており、ローカルストレージのみにて足りない分の
マイクロ命令をシステムストレージに格納している。
各処理装置３，４．５の１つが共用するシステムストレ
ージ１をアクセスすると、当該処理装置の他の処理装置
は、当該アクセス中の処理装置のシステムストレージ１
のアクセスが終了するまで待たされることとなる。
ージ１をアクセスすると、当該処理装置の他の処理装置
は、当該アクセス中の処理装置のシステムストレージ１
のアクセスが終了するまで待たされることとなる。
この待ち時間を短縮する対策として、例えば処理装置４
にローカルストレージ４１を設けて、処理装置４がシス
テムストレージ１をアクセスするに ・替えてローカル
ストレート４１をアクセスせしめて、システムストレー
ジ１の占有時間の減少を図っている。一般に、この場合
のローカルストレージ４１とシステムストレージ１は、
処理装置４において、連続したアドレス空間に設けであ
る。
にローカルストレージ４１を設けて、処理装置４がシス
テムストレージ１をアクセスするに ・替えてローカル
ストレート４１をアクセスせしめて、システムストレー
ジ１の占有時間の減少を図っている。一般に、この場合
のローカルストレージ４１とシステムストレージ１は、
処理装置４において、連続したアドレス空間に設けであ
る。
仮に、連続したアドレス空間が第４図に示すように設定
されると、処理装置４にて発生した要求アドレスがロー
カルストレージ４１の範囲、即ちＡ部にあるか、ローカ
ルストレージ４１の範囲外、即ちＢ部にあるかを該要求
アドレスを監視するアドレスＣと比較することによって
判断を行い、Ｂ部にあると判断されると、システムスト
レージ１にアクセス要求を出し、要求が受は付けられる
のを待っている。
されると、処理装置４にて発生した要求アドレスがロー
カルストレージ４１の範囲、即ちＡ部にあるか、ローカ
ルストレージ４１の範囲外、即ちＢ部にあるかを該要求
アドレスを監視するアドレスＣと比較することによって
判断を行い、Ｂ部にあると判断されると、システムスト
レージ１にアクセス要求を出し、要求が受は付けられる
のを待っている。
ところが、処理装置４がＢ部のアクセスを長期間連続し
てアクセスする場合にも、上記した判断を毎回行う必要
があり、処理装置４のシステムストレージをアクセスす
る時間が判断時間分遅くなり、処理装置４の処理速度に
支障をきたすと共に、他装置を待たす時間が長くなると
云う問題がある。
てアクセスする場合にも、上記した判断を毎回行う必要
があり、処理装置４のシステムストレージをアクセスす
る時間が判断時間分遅くなり、処理装置４の処理速度に
支障をきたすと共に、他装置を待たす時間が長くなると
云う問題がある。
この発明は、以上のような問題点を解決するために、複
数の処理装置が共有するシステムストレージと処理装置
固有のローカルストレージとを有し前記ローカルストレ
ージとシステムストレージが連続しｔｉアドレス空間に
あるシステムにおいて、システムストレージ・アクセス
・モードとローカルストレージ・アクセス・モードとを
備え、ローカルストレージ・アクセス・モード時には、
要求アドレスと境界アドレスとの大小比較を行った後に
ローカルストレージ又はシステムストレージにアクセス
要求を行い、システムストレージ・アクセス・モードの
時には、ローカルストレージ及びシステムストレージに
アクセス要求を行った後に前記大小比較を行うのである
。
数の処理装置が共有するシステムストレージと処理装置
固有のローカルストレージとを有し前記ローカルストレ
ージとシステムストレージが連続しｔｉアドレス空間に
あるシステムにおいて、システムストレージ・アクセス
・モードとローカルストレージ・アクセス・モードとを
備え、ローカルストレージ・アクセス・モード時には、
要求アドレスと境界アドレスとの大小比較を行った後に
ローカルストレージ又はシステムストレージにアクセス
要求を行い、システムストレージ・アクセス・モードの
時には、ローカルストレージ及びシステムストレージに
アクセス要求を行った後に前記大小比較を行うのである
。
上記のようなアクセス要求は、システムストレージ・ア
クセス・モードの際は、先ずシステムストレージとロー
カルストレージとの両方にアクセス要求を行い、この要
求後に大小比較の判断を行なうことでシステムストレー
ジのアクセス時間を短縮し、全体として処理装置のアク
セス処理時間を短縮することができる。
クセス・モードの際は、先ずシステムストレージとロー
カルストレージとの両方にアクセス要求を行い、この要
求後に大小比較の判断を行なうことでシステムストレー
ジのアクセス時間を短縮し、全体として処理装置のアク
セス処理時間を短縮することができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例の要部ブロック図、第２図は
本発明の動作を示すフローチャートである。企図を通じ
て同一個所は同符゛号を用いる。処理装置６はローカル
ス１〜レージ６１とプロセッサ部６２とアドレス比較回
路６３とレジスタ６４とアクセス要求制御回路６５とで
構成されている。
本発明の動作を示すフローチャートである。企図を通じ
て同一個所は同符゛号を用いる。処理装置６はローカル
ス１〜レージ６１とプロセッサ部６２とアドレス比較回
路６３とレジスタ６４とアクセス要求制御回路６５とで
構成されている。
レジスタ６４には、第４図に示すＡ部とＢ部の境界、即
ちローカルストレージとシステムストレージとの境界ア
ドレスＣが格納されている。アクセス要求制御回路６５
にモード設定レジスタ６５１が設けである。このモード
設定レジスタ６５１は、プロセッサ部６２によって現在
運用中のアドレスがローカルストレージ・アクセス・モ
ードであるか、システムストレージ・アクセス・モード
であるかによってそれぞれの論理値が格納される。
ちローカルストレージとシステムストレージとの境界ア
ドレスＣが格納されている。アクセス要求制御回路６５
にモード設定レジスタ６５１が設けである。このモード
設定レジスタ６５１は、プロセッサ部６２によって現在
運用中のアドレスがローカルストレージ・アクセス・モ
ードであるか、システムストレージ・アクセス・モード
であるかによってそれぞれの論理値が格納される。
例えば、モード設定レジスタ６５１はローカルストレー
ジ・アクセス・モードの場合に論理値゛Ｏ１１システム
ストレージ・アクセス・モードの場合に論理値゛１”が
格納される。
ジ・アクセス・モードの場合に論理値゛Ｏ１１システム
ストレージ・アクセス・モードの場合に論理値゛１”が
格納される。
プロセッサ部６２がアドレスをアクセスすると、アドレ
スはアドレスバス線６２１を介してアクセス要求制御回
路６５とアドレス比較回路６３とに入力される。
スはアドレスバス線６２１を介してアクセス要求制御回
路６５とアドレス比較回路６３とに入力される。
アクセス要求制御回路６５はモード設定レジスタ６５１
が論理゛１°であると、アクセス要求をシステムストレ
ージ１とローカルストレージ６１に送出する。
が論理゛１°であると、アクセス要求をシステムストレ
ージ１とローカルストレージ６１に送出する。
上記両ストレージのアクセスを行った後に、比較回路６
３はレジスタ６４の境界アドレスＣと要求アドレスを比
較し、その結果をアクセス要求制御回路６５に送出する
。アクセス要求制御回路６５は、要求アドレスが境界ア
ドレスＣより大であると上記したシステムストレージ１
のアクセスを有効とし、ローカルストレージ６１のアク
セスを無効とする。
３はレジスタ６４の境界アドレスＣと要求アドレスを比
較し、その結果をアクセス要求制御回路６５に送出する
。アクセス要求制御回路６５は、要求アドレスが境界ア
ドレスＣより大であると上記したシステムストレージ１
のアクセスを有効とし、ローカルストレージ６１のアク
セスを無効とする。
勿論、アクセス要求制御回路６５はローカルストレージ
・アクセス許可信号６５２を禁止状態とする。
・アクセス許可信号６５２を禁止状態とする。
若し、要求アドレスが境界アドレスＣより小さい場合、
」二記したシステムストージージ１のアクセスを無効と
し、アクセス許可信号を出力して、ローカルストレージ
６１のアクセスを有効にする。
」二記したシステムストージージ１のアクセスを無効と
し、アクセス許可信号を出力して、ローカルストレージ
６１のアクセスを有効にする。
アクセス要求回路６５ばモード設定レジスタ６５１が論
理“０゛であると、作動せず上記した比較回路６３の比
較が終了した結果に基づいて、システムストレージ１、
或いはローカルストレージ６１のアクセスを行うように
作動する。
理“０゛であると、作動せず上記した比較回路６３の比
較が終了した結果に基づいて、システムストレージ１、
或いはローカルストレージ６１のアクセスを行うように
作動する。
」二記した動作を第２図によって説明をする。要求アド
レスによって、アクセス要求制御回路は、モード設定レ
ジスダ１゛であるかを調査する。第２図ｆｉｌに示す状
態である。以後第２図の状態を括弧イ１き数字で示す。
レスによって、アクセス要求制御回路は、モード設定レ
ジスダ１゛であるかを調査する。第２図ｆｉｌに示す状
態である。以後第２図の状態を括弧イ１き数字で示す。
１゛ であると、システムストレージとローカルストレ
ージとにアクセス要求する（２）。その後にアドレス比
較を行い（３）、アドレスＣより大きいとシステムスト
レージのアクセスを有効とし、ローカルストレージのア
クセスを無効とする（４）。アドレス比較で要求アドレ
スがアドレスＣより小さいとシステムストージージ・ア
クセスを無効としく５）、ローカルストレージをアクセ
スを有効とする（６）。
ージとにアクセス要求する（２）。その後にアドレス比
較を行い（３）、アドレスＣより大きいとシステムスト
レージのアクセスを有効とし、ローカルストレージのア
クセスを無効とする（４）。アドレス比較で要求アドレ
スがアドレスＣより小さいとシステムストージージ・ア
クセスを無効としく５）、ローカルストレージをアクセ
スを有効とする（６）。
モード設定レジスタが０′であるとｆｌ）、アドレスＣ
と比較を行い（７）、アドレスＣより大きいとシステム
スＩ・レージをアクセスしく８）、アドレスＣより小さ
いとローカルストレージをアクセスする（９）。
と比較を行い（７）、アドレスＣより大きいとシステム
スＩ・レージをアクセスしく８）、アドレスＣより小さ
いとローカルストレージをアクセスする（９）。
従ってモード設定レジスタがＩ′即ち、システムストレ
ージ・アクセス・モードの状態である場合には、比較を
行わずにアクセス要求を行うこととなり、比較の時間分
のアクセス処理時間を短縮する。
ージ・アクセス・モードの状態である場合には、比較を
行わずにアクセス要求を行うこととなり、比較の時間分
のアクセス処理時間を短縮する。
以上の説明から理解されるように、要するにこの発明は
、システムストレージ・アクセス・モード状態である場
合には、比較を行わずにアクセス要求をシステムストレ
ージとローカルストレージに行い、アドレス比較を行う
比較時間分短縮の図れるものとなり、アクセスが迅速に
行え、システムの処理速度向上に効果を発揮する。
、システムストレージ・アクセス・モード状態である場
合には、比較を行わずにアクセス要求をシステムストレ
ージとローカルストレージに行い、アドレス比較を行う
比較時間分短縮の図れるものとなり、アクセスが迅速に
行え、システムの処理速度向上に効果を発揮する。
第１図は本発明の一実施例の要部ブロック図、第２図は
本発明の動作を示すフローチャート、第３図はシステム
構成図、 第４図はアドレス空間を示す模式図である。 図において、１はシステムストレージ、３と４と５と６
は処理装置、４１と６１はローカルストレージ、６３は
アドレス比較回路、６５はアクセス要求制御回路、６５
１はモード設定レジスタをそれぞれ示す。 ■−−−−−− 艷 巾
本発明の動作を示すフローチャート、第３図はシステム
構成図、 第４図はアドレス空間を示す模式図である。 図において、１はシステムストレージ、３と４と５と６
は処理装置、４１と６１はローカルストレージ、６３は
アドレス比較回路、６５はアクセス要求制御回路、６５
１はモード設定レジスタをそれぞれ示す。 ■−−−−−− 艷 巾
Claims (1)
- 複数の処理装置が共有するシステムストレージと処理装
置固有のローカルストレージとを有し前記ローカルスト
レージとシステムストレージが連続したアドレス空間に
あるシステムにおいて、システムストレージ・アクセス
・モードとローカルストレージ・アクセス・モードとを
備え、該ローカルストレージ・アクセス・モード時には
、要求アドレスと境界アドレスとの大小比較を行った後
にローカルストレージ又はシステムストレージにアクセ
ス要求を行い、前記システムストレージ・アクセス・モ
ードの時には、ローカルストレージ及びシステムストレ
ージにアクセス要求を行った後に前記大小比較を行うこ
とを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26232984A JPS61165172A (ja) | 1984-12-11 | 1984-12-11 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26232984A JPS61165172A (ja) | 1984-12-11 | 1984-12-11 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165172A true JPS61165172A (ja) | 1986-07-25 |
| JPH0211933B2 JPH0211933B2 (ja) | 1990-03-16 |
Family
ID=17374256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26232984A Granted JPS61165172A (ja) | 1984-12-11 | 1984-12-11 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418856A (en) * | 1987-07-14 | 1989-01-23 | Fujitsu Ltd | Recognizing system for memory capacity |
| US5303498A (en) * | 1989-02-02 | 1994-04-19 | Kabushiki Kaisha Kobe Sekio Sho | Fishing line |
-
1984
- 1984-12-11 JP JP26232984A patent/JPS61165172A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418856A (en) * | 1987-07-14 | 1989-01-23 | Fujitsu Ltd | Recognizing system for memory capacity |
| US5303498A (en) * | 1989-02-02 | 1994-04-19 | Kabushiki Kaisha Kobe Sekio Sho | Fishing line |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0211933B2 (ja) | 1990-03-16 |
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