JPS62164134A - ハ−ドウエアスタツク制御方式 - Google Patents
ハ−ドウエアスタツク制御方式Info
- Publication number
- JPS62164134A JPS62164134A JP677286A JP677286A JPS62164134A JP S62164134 A JPS62164134 A JP S62164134A JP 677286 A JP677286 A JP 677286A JP 677286 A JP677286 A JP 677286A JP S62164134 A JPS62164134 A JP S62164134A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- buffer
- hardware
- data
- hardware stack
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はハードウェアスタック２備えた情報処理装置に
おいて、該ハードウェアスタックの内容を一時貯えるス
タックバッファとメモリ転送手段ゲ設けることによりス
タック転送処理の効率向上を図る方式である。
おいて、該ハードウェアスタックの内容を一時貯えるス
タックバッファとメモリ転送手段ゲ設けることによりス
タック転送処理の効率向上を図る方式である。
本発明は情報処理分野におけるハードウェアスタックを
有する計算機等のスタック制御方式に係り、特に、例え
ばＬｉ５ｐ、 Ｐｒｏｌｏｇ等の人工知能向言胎処理の
ようなスタック全多用する言語でプロセスユニット内に
ハードウェアスタックを設ける場合に、必要なスタ、り
を該プロセスユニット内に全て用意することは物理的に
不可能なため、〔従来例〕 従来のハードウェアスタック制御方式全図面音用いて説
明する。
有する計算機等のスタック制御方式に係り、特に、例え
ばＬｉ５ｐ、 Ｐｒｏｌｏｇ等の人工知能向言胎処理の
ようなスタック全多用する言語でプロセスユニット内に
ハードウェアスタックを設ける場合に、必要なスタ、り
を該プロセスユニット内に全て用意することは物理的に
不可能なため、〔従来例〕 従来のハードウェアスタック制御方式全図面音用いて説
明する。
第３図は従来のハードウェアスタック制御方式を示すブ
ロック図である。
ロック図である。
図において、３１はハードウェアスタック、３２け論理
スタック、３３はハードウェアスタック監視回路である
。
スタック、３３はハードウェアスタック監視回路である
。
従来、ハードウェアスタック１に空きが無くなったとき
、ハードウェアスタック監視回路３３は該ハードウェア
スタックｌ上の内容を論理スタック３２へ退避させるＴ
ＲＡＰ処理金実行させた後、新たなデータを該ハードウ
ェアスタック１へ転送する。
、ハードウェアスタック監視回路３３は該ハードウェア
スタックｌ上の内容を論理スタック３２へ退避させるＴ
ＲＡＰ処理金実行させた後、新たなデータを該ハードウ
ェアスタック１へ転送する。
該従来方式では、ハードウェアスタック３１の空き領域
が無くなったときに論理スタック３２に退避し、必要な
とき該論理スタック３１からハードウェアスタック３１
に転送する処理が行なわれるため、該退避・転送時のプ
ログラム等の実行中断が起り処理能力の低下が生じると
いう欠点があった。
が無くなったときに論理スタック３２に退避し、必要な
とき該論理スタック３１からハードウェアスタック３１
に転送する処理が行なわれるため、該退避・転送時のプ
ログラム等の実行中断が起り処理能力の低下が生じると
いう欠点があった。
本発明は該従来方式の欠点に＆みて創案されたもので、
スタックバッファを設けることくよりスタック処理の高
速化を図るものである。
スタックバッファを設けることくよりスタック処理の高
速化を図るものである。
該目的は、ハードウェアスタック１゛ヲ備えた計算機に
おいて、該ハードウェアスタックのデータの退避の必要
性等を判断するハードウェアスタック監視回路６と、該
ハードウェアスタックからスタックバッファ２ヘデータ
金転送するＤ〜１転送回路３と、該スタックバッファか
ら論理スタック５へ該データの転送を行うメモリ転送回
路４を設けたことを特徴とするハードウェアスタック制
御方式により達成される。
おいて、該ハードウェアスタックのデータの退避の必要
性等を判断するハードウェアスタック監視回路６と、該
ハードウェアスタックからスタックバッファ２ヘデータ
金転送するＤ〜１転送回路３と、該スタックバッファか
ら論理スタック５へ該データの転送を行うメモリ転送回
路４を設けたことを特徴とするハードウェアスタック制
御方式により達成される。
本発明は、ハードウェアスタック１が一杯になり一部を
論理スタック５に退避する必要が生じたとハードウェア
スタック監視回路６が判断したとき、まず退避の対象と
なるデータを選択し、ＤＭＡ（Ｄｙｎａｍｉｃ Ｍｅｍ
ｏｒｙ Ａｃｃｅｓｓ）転送回路３に崎 よりスタックバッファ２に一般的に退避する。次にメモ
リ転送回路４によりメモリがビジーでない時にスタック
バッファ２からメモリ上の論理スタック５へ該データを
転送することによりハードウェアスタック処理の転送退
避による処理中断を少なくするものである。
論理スタック５に退避する必要が生じたとハードウェア
スタック監視回路６が判断したとき、まず退避の対象と
なるデータを選択し、ＤＭＡ（Ｄｙｎａｍｉｃ Ｍｅｍ
ｏｒｙ Ａｃｃｅｓｓ）転送回路３に崎 よりスタックバッファ２に一般的に退避する。次にメモ
リ転送回路４によりメモリがビジーでない時にスタック
バッファ２からメモリ上の論理スタック５へ該データを
転送することによりハードウェアスタック処理の転送退
避による処理中断を少なくするものである。
以下図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の原理図である。
図において、ＩＦｉハードウェアスタック、２はスタッ
クバッファ、３はＤＭＡ転送回路、４はメモリ転送回路
、５は論理スタック、６はハードウェアスタック監視回
路である。
クバッファ、３はＤＭＡ転送回路、４はメモリ転送回路
、５は論理スタック、６はハードウェアスタック監視回
路である。
第２図は本発明の一実施例を示すシステム構成図である
。
。
図において、７はスタックポインタ、８はスタックポイ
ンタバッファ、９は一般処理、ｌＯはスタックハッ７ア
テーブル、１１ａバス、１２ｉハさて、ハードウェアス
タック１はハードウェアスタック用のスタックポインタ
７を有し、該スタ、クポインタ７は一般処理９により設
定された一般処理時の値と、データ転送用の２通りの値
を取り得るとともに該スタックポインタ７の値を退避す
るスタックポインタバッファ８を備えている。
ンタバッファ、９は一般処理、ｌＯはスタックハッ７ア
テーブル、１１ａバス、１２ｉハさて、ハードウェアス
タック１はハードウェアスタック用のスタックポインタ
７を有し、該スタ、クポインタ７は一般処理９により設
定された一般処理時の値と、データ転送用の２通りの値
を取り得るとともに該スタックポインタ７の値を退避す
るスタックポインタバッファ８を備えている。
ハードウェアスタック監視回路６はハードウェアスタ、
り１２がプロ、り単位で分割されている場合、どのブロ
ックが退避の対象となるかをＬＲＵ（Ｌｅａｇｔ Ｒｅ
ｃｅｎｔｌｙ Ｕａｅｄ ）アルゴリズムで決定するも
のでらる０次に動作全説明すると、まず、ハードウェア
スタックの各ブロックすべてに有効データが格納されて
おり、かつプログラム実行中に、スタックの伸縮に伴い
新たなブロックが必要となった時にハードウェアスタッ
ク監視回路６でハードウェアスタック１の内容を退避す
る必要があると判断すると、ＤＭＡ転送回路３にその旨
通知し、その時のスタックポインタ７の値はスタックポ
インタバッファ８に退避され、データ転送用の値（転送
対象でロックの先頭アドレス）に置き換わる。次にｖＤ
ＭＡ転送回路３はスタックポインタ７とスタックバッフ
ァ２のアドレス全インクリメントし、ハードウェアスタ
ックメモリー２の内容をスタックバッファ２に転送する
。次にメモリ転送回路４ではバス１１を制御して（へる
バスアービスメ１３にバス使用許可を求め、スタックバ
ッファ２の内容全馳理スタック５に転送する。トラップ
（ＴＲＡＰ）処理はスタックバッファ２にデータを転送
するまでで終り、スタックバッファ２より論理スタック
５への転送ｉバス１１がビジーでな−と！に行なう。ま
たハードウェアスタック１よりスタックバッファ２にデ
ータを転送する際にスタックバッファ２に９きブロック
が存在しないときはスタックバッファ２の内容をメモリ
転送ト 回路４全通し論理スタック５に転送後、前記裏ラップ処
理を続ける。この際パス１１０使用優先度を上げて実行
する。他方、論理スタック５にりハードウェアスタック
１にデータを転送する必要があるときけ、まずスタック
バッファ２に当該データがあるか否かを調べ、ある場合
は論理スタック５からではなくスタックバッファ２から
転送する。
り１２がプロ、り単位で分割されている場合、どのブロ
ックが退避の対象となるかをＬＲＵ（Ｌｅａｇｔ Ｒｅ
ｃｅｎｔｌｙ Ｕａｅｄ ）アルゴリズムで決定するも
のでらる０次に動作全説明すると、まず、ハードウェア
スタックの各ブロックすべてに有効データが格納されて
おり、かつプログラム実行中に、スタックの伸縮に伴い
新たなブロックが必要となった時にハードウェアスタッ
ク監視回路６でハードウェアスタック１の内容を退避す
る必要があると判断すると、ＤＭＡ転送回路３にその旨
通知し、その時のスタックポインタ７の値はスタックポ
インタバッファ８に退避され、データ転送用の値（転送
対象でロックの先頭アドレス）に置き換わる。次にｖＤ
ＭＡ転送回路３はスタックポインタ７とスタックバッフ
ァ２のアドレス全インクリメントし、ハードウェアスタ
ックメモリー２の内容をスタックバッファ２に転送する
。次にメモリ転送回路４ではバス１１を制御して（へる
バスアービスメ１３にバス使用許可を求め、スタックバ
ッファ２の内容全馳理スタック５に転送する。トラップ
（ＴＲＡＰ）処理はスタックバッファ２にデータを転送
するまでで終り、スタックバッファ２より論理スタック
５への転送ｉバス１１がビジーでな−と！に行なう。ま
たハードウェアスタック１よりスタックバッファ２にデ
ータを転送する際にスタックバッファ２に９きブロック
が存在しないときはスタックバッファ２の内容をメモリ
転送ト 回路４全通し論理スタック５に転送後、前記裏ラップ処
理を続ける。この際パス１１０使用優先度を上げて実行
する。他方、論理スタック５にりハードウェアスタック
１にデータを転送する必要があるときけ、まずスタック
バッファ２に当該データがあるか否かを調べ、ある場合
は論理スタック５からではなくスタックバッファ２から
転送する。
以上説明し７た様に、本発明によればスタックバッファ
を設けることＣてよりハードウェアスタックの内容を直
接論理バッツァ例送る必要がなくなり、スタック転送の
ための処理中断時間が少なくなる。
を設けることＣてよりハードウェアスタックの内容を直
接論理バッツァ例送る必要がなくなり、スタック転送の
ための処理中断時間が少なくなる。
またスタックバッファはハードウェアスタックにデータ
金戻すこともできるので、メモリ上のｆｉｌスタックに
退避したデータをハードウェアスタックに戻すよりも高
速な処理が可能となる。
金戻すこともできるので、メモリ上のｆｉｌスタックに
退避したデータをハードウェアスタックに戻すよりも高
速な処理が可能となる。
第１図は本発明の原理図である。
第２図は本発明の一実施例？示すシステム構成図である
。 第３図は従来のハードウェアスタック制御方式を示すブ
ロック図である。 記号の謄明、１はハードウェアスタック、２はスタック
バッファ、３はＤＭＡ転送回路、４はメモリ転送回路、
５は論理スタック、６はハードウェアスタック監視回路
。 第ｔＶ
。 第３図は従来のハードウェアスタック制御方式を示すブ
ロック図である。 記号の謄明、１はハードウェアスタック、２はスタック
バッファ、３はＤＭＡ転送回路、４はメモリ転送回路、
５は論理スタック、６はハードウェアスタック監視回路
。 第ｔＶ
Claims (1)
- ハードフェアスタック（１）を備えたデータ処理システ
ムにおいて、該ハードウェアスタックのデータの退避の
必要性を判定するハードウェアスタック監視手段と、該
ハードウェアスタックからスタックバッファ（２）へデ
ータを転送するＤＭＡ転送手段と、該スタックバッファ
から論理スタック（５）へ該データの転送を行うメモリ
転送手段を設けたことを特徴とするハードフェアスタッ
ク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP677286A JPS62164134A (ja) | 1986-01-16 | 1986-01-16 | ハ−ドウエアスタツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP677286A JPS62164134A (ja) | 1986-01-16 | 1986-01-16 | ハ−ドウエアスタツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62164134A true JPS62164134A (ja) | 1987-07-20 |
Family
ID=11647463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP677286A Pending JPS62164134A (ja) | 1986-01-16 | 1986-01-16 | ハ−ドウエアスタツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187825A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | コンピュータ |
-
1986
- 1986-01-16 JP JP677286A patent/JPS62164134A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187825A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | コンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JP2978539B2 (ja) | データ転送制御装置 | |
| JP3970609B2 (ja) | プロセッサシステム | |
| JPS62164134A (ja) | ハ−ドウエアスタツク制御方式 | |
| JPH03147157A (ja) | 情報処理装置 | |
| JPH08314850A (ja) | 計算機システムのバスブリッジ | |
| JPH05173933A (ja) | ダイレクトメモリアクセス転送方式 | |
| JPS59188749A (ja) | デ−タ転送制御方式 | |
| JP2972557B2 (ja) | データ転送制御装置および制御方法 | |
| JP3467188B2 (ja) | 多重化バスの順序保証システム | |
| JPS6389951A (ja) | キヤツシユメモリ装置 | |
| JPS61165172A (ja) | メモリアクセス制御方式 | |
| JPH03182945A (ja) | 主記憶内データ転送方式 | |
| JPH10507548A (ja) | データ処理システムおよび方法およびこのようなシステムとの通信システム | |
| JPH03116261A (ja) | マルチプロセッサ制御方式 | |
| JPH03210645A (ja) | キヤツシユ制御方式 | |
| JPS6398049A (ja) | バツフア無効化処理時のバス制御方式 | |
| JP2003345515A (ja) | ディスク制御装置、ストレージシステム、及びその制御方法 | |
| JPH02123453A (ja) | ネットワーク・システムのデータ転送方式 | |
| JPH02307123A (ja) | 計算機 | |
| JPH1055308A (ja) | キャッシュメモリ | |
| JPH0242549A (ja) | ライトアフタ型デイスクキヤツシユ制御装置 | |
| JPH03122734A (ja) | 外部記憶制御装置 | |
| JPH02173828A (ja) | 割込み処理方式 | |
| JPH0571948U (ja) | キャッシュ制御装置 |