JPH0571948U - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】キャッシュ・メモリ自体をバンク構造で構成す
ることによってプロセス切り替えが起こった場合におい
てもキャッシュのヒット率が向上するようなキャッシュ
制御装置の実現。 【構成】実行するプロセスとそのプロセスが使用するキ
ャッシュ・メモリのバンク番号との対応関係を表わすテ
ーブルを含むメイン・メモリと、このメイン・メモリの
一部のコピーを持つために用意され、複数のバンクから
構成されたキャッシュ・メモリと、現在のプロセスが使
用しているキャッシュ・バンク番号を保持するためのレ
ジスタと、このメイン・メモリからインストラクション
・ワードをフェッチし、それを実行する機能と共に、実
行されるプログラムに対してキャッシュ・バンク番号を
前記テーブルに設定する機能を有するプロセッサを備え
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、キャッシュ・メモリの制御方式の改善に関するものである。

【０００２】

【従来の技術】

近年のコンピュータ・システムは高速に動作するマイクロプロセッサが使用さ れるようになってきた。このようなシステムにおいては、大容量のメモリを安価 に構成できる低速のメモリ［通常ＤＲＡＭ（Dynamic Random Access Memory）が 使用される］ではプロセッサのスピードに追従できず、プログラムの実行速度を 改善するために小容量の高速のキャッシュ・メモリ［通常ＳＲＡＭ（Static Ran dom Access Memory）が使用される］と共に使用するのが一般的である。 このキャッシュ・メモリは限定された個数のデータ・ワード、あるいはインス トラクション・ワードを記憶しており、メモリの読み出し操作ごとにキャッシュ ・メモリ中に必要なデータ、あるいはインストラクションが存在するかどうかが 調べられる。必要な情報がキャッシュ内に存在する場合（キャッシュ・ヒット） にはそのデータはキャッシュから読み出され、存在しない場合（キャッシュ・ミ ス）にはメイン・メモリから読み出される。そしてメイン・メモリから読み出さ れたデータ、あるいはインストラクションはキャッシュ・メモリ内の既存の情報 と置き換えられる。

【０００３】

【考案が解決しようとする課題】

ところで、このようなキャッシュ・ミスは、オペレーティング・システムの一 つであるＵＮＩＸ（登録商標）の環境下で行われるプロセス切り替えなどにおい ては比較的顕著に現れ、その呼び出されたプロセスのデータおよびインストラク ションでキャッシュ・メモリの内容が置き換えられる。そのためキャッシュ・ミ スが多発し、更にこのプロセスを終了して元のプロセスに戻った時にも再びキャ ッシュ・ミスが生じるという問題があった。 本考案の目的は、このような点に鑑みてなされたもので、キャッシュ・メモリ 自体をバンク構造で構成することによってプロセス切り替えが起こった場合にお いてもキャッシュのヒット率を向上させ得るキャッシュ制御装置を実現しようと するものである。

【０００４】

【課題を解決するための手段】

このような目的を達成するために本考案では、実行するプロセスとそのプロセ スが使用するキャッシュ・メモリのバンク番号との対応関係を表わすテーブルを 含むメイン・メモリと、このメイン・メモリの一部のコピーを持つために用意さ れ、複数のバンクから構成されたキャッシュ・メモリと、現在のプロセスが使用 しているキャッシュ・バンク番号を保持するためのレジスタと、このメイン・メ モリからインストラクション・ワードをフェッチし、それを実行する機能と共に 、実行されるプログラムに対してキャッシュ・バンク番号を前記テーブルに設定 する機能を有するプロセッサを備える。

【０００５】

【作用】

本考案では、キャッシュ・メモリをバンク構造にし、１つのプロセスごとにバ ンクを割り当てるようにする。 バンクがすべて使用中であれば、最も低いプライオリティのプロセスが使用し ているキャッシュ・メモリのバンクを利用するように切り替える。

【０００６】

【実施例】

以下図面を用いて本考案を詳しく説明する。図１は本考案に係るキャッシュ制 御装置の一実施例を示す要部構成図である。図において、１はメモリからインス トラクション・ワードをフェッチし、それを実行するためのプロセッサである。 ２はプロセッサ１から出力された論理アドレスを物理アドレスに変換するための メモリ・マネージメント・ユニットである。３は現在の有効なキャッシュ・メモ リのバンクを示すためのレジスタであり、プロセッサ１で実行されるインストラ クションによりバンク番号が指定される。４はメモリの一部のコピーを持つため のキャッシュ・メモリであり、複数のバンクから構成され、タグ・メモリ４ａと キャッシュ・メモリ４ｂとから構成されている。プロセッサ１は、ある一時期に おいては、レジスタ３によって示されている１つのバンクからしかメモリ・ワー ドの参照を行わないようになっている。

【０００７】 ５はメモリ・マネージメント・ユニット２で変換された物理アドレスとキャッ シュ・メモリ４のタグ・メモリ４ａから読み出された物理アドレス値とを比較す るためのコンパレータである。この２つの値が一致する時はメイン・メモリ７へ のアクセスが行われないようになっている。 ６はシステム・バス８上に接続されたリソースとの間でデータの授受を行うた めのバス・インタフェース・ロジックである。 図２はプロセスＩＤとキャッシュＩＤとの対応関係およびキャッシュ・バンク が使用中か否かを示すフラグに関するテーブルであり、メイン・メモリ７に記憶 されている。

【０００８】 このような構成における動作を次に説明する。本考案では、キャッシュ・メモ リを複数のバンクで構成することによって、プロセッサで実行する各プロセスご とに専用のキャッシュ・メモリのバンクを割り当てるようにしてある。 図３のフローチャートを参照して動作を説明すれば次の通りである。 あるプロセスが終了するとプロセッサ１はそのプロセスに対応して立っていた フラグをリセットする（実施例では、使用中のフラグ１を０にする）。 その後プロセスの切り替えが行われると、プロセッサ１は対応表を検索して未 使用バンクが存在するか否かをチェックし、未使用バンクがない場合には対応表 に登録されている最も低いプライオリティのプロセスが使用するキャッシュ・バ ンクの使用中フラグをオフにする。 未使用のバンクＩＤを取り出し、レジスタ３にセットする。 当該プロセスに切り替え、実行する。 当該プロセスが終了すると、終了したプロセスが使用していたバンクを未使用 状態にフラグをリセットする。終了したプロセスが使用していたバンクがない場 合、および当該プロセスの終了でない場合は上記の処理に戻る。 以上のような方式により、プロセッサで実行されるプログラムによりキャッシ ュ・バンク番号が設定され、それぞれのプロセスに専用に使用できるキャッシュ ・バンクを与えることによって、プロセスが切り替わった場合のキャッシュ・ヒ ット率の低下を抑えることができる。

【０００９】

【考案の効果】

以上述べたように、本考案によれば、キャッシュ・メモリを複数のバンクで構 成し、それぞれのプロセスに専用にその１つのバンクを割り当てることにより、 サブ・プロセスをコールした場合のキャッシュ・ヒット率の向上を期待すること ができる。 さらに、リアルタイム処理を行うプロセスのキャッシュ・バンクを固定にする と、通常処理の中でリアルタイム処理を効率よく実現することができる。

【図面の簡単な説明】

【図１】本考案に係るキャッシュ制御装置の一実施例を
示す要部構成図である。

【図２】プロセスＩＤとキャッシュＩＤとの対応関係を
示す対応表である。

【図３】動作説明のためのフローチャートである。

【符号の説明】

１ プロセッサ ２ メモリ・マネージメント・ユニット ３ レジスタ ４ キャッシュ・メモリ ５ コンパレータ ６ バス・インタフェース・ロジック ７ メイン・メモリ ８ システム・バス

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】実行するプロセスとそのプロセスが使用す
   るキャッシュ・メモリのバンク番号との対応関係を表わ
   すテーブルを含むメイン・メモリと、 このメイン・メモリの一部のコピーを持つために用意さ
   れ、複数のバンクから構成されたキャッシュ・メモリ
   と、 現在のプロセスが使用しているキャッシュ・バンク番号
   を保持するためのレジスタと、 このメイン・メモリからインストラクション・ワードを
   フェッチし、それを実行する機能と共に、実行されるプ
   ログラムに対してキャッシュ・バンク番号を前記テーブ
   ルに設定する機能を有するプロセッサを具備し、プロセ
   スが切り替わった場合のキャッシュ・ヒット率の低下を
   抑え得るようにしたことを特徴とするキャッシュ制御装
   置。