JP3467188B2 - 多重化バスの順序保証システム - Google Patents
多重化バスの順序保証システムInfo
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- JP3467188B2 JP3467188B2 JP20909298A JP20909298A JP3467188B2 JP 3467188 B2 JP3467188 B2 JP 3467188B2 JP 20909298 A JP20909298 A JP 20909298A JP 20909298 A JP20909298 A JP 20909298A JP 3467188 B2 JP3467188 B2 JP 3467188B2
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Description
【0001】
【発明の属する技術分野】本発明は、順序保証システム
に関し、特に、多重化バスの順序保証システムに関す
る。
に関し、特に、多重化バスの順序保証システムに関す
る。
【0002】
【従来の技術】順序保証の従来技術としては、「特開平
9−24402号公報」記載の技術がある。この技術
は、第1のバスに接続された複数の利用装置からの第2
のバスに接続された任意の被利用装置へのアクセスの要
求を受け付けて、処理可能な要求から任意の順序で対応
するアクセス処理を行うものであって、上記利用装置か
らの同じ利用装置でのアクセスの順序を保証するための
同期処理を要求する同期命令が受け付けられた場合に、
それ以前に受け付けられて処理中のアクセス要求のう
ち、その同期命令を発行した利用装置からのアクセス要
求を識別して、その同期命令に対応した印を記録する同
期処理制御手段と、上記利用装置から当該装置が発行し
た同期命令による同期処理が完了したか否かの応答が要
求された場合に、その同期命令に対応した印が記録され
た全てのアクセス要求が完了しているか否かを判別し、
その判別結果に応じて同期処理の完了または未完了を同
期処理完了の応答要求元利用装置に通知する応答手段と
を備えたバスブリッジ装置である。
9−24402号公報」記載の技術がある。この技術
は、第1のバスに接続された複数の利用装置からの第2
のバスに接続された任意の被利用装置へのアクセスの要
求を受け付けて、処理可能な要求から任意の順序で対応
するアクセス処理を行うものであって、上記利用装置か
らの同じ利用装置でのアクセスの順序を保証するための
同期処理を要求する同期命令が受け付けられた場合に、
それ以前に受け付けられて処理中のアクセス要求のう
ち、その同期命令を発行した利用装置からのアクセス要
求を識別して、その同期命令に対応した印を記録する同
期処理制御手段と、上記利用装置から当該装置が発行し
た同期命令による同期処理が完了したか否かの応答が要
求された場合に、その同期命令に対応した印が記録され
た全てのアクセス要求が完了しているか否かを判別し、
その判別結果に応じて同期処理の完了または未完了を同
期処理完了の応答要求元利用装置に通知する応答手段と
を備えたバスブリッジ装置である。
【0003】
【発明が解決しようとする課題】上述した従来の技術の
第1の問題点は、複数の第2のバスに対する順序を制御
できないことである。
第1の問題点は、複数の第2のバスに対する順序を制御
できないことである。
【0004】その理由は、同期命令が、単一の第2のバ
スに対する順序を制御するように定義されているからで
ある。
スに対する順序を制御するように定義されているからで
ある。
【0005】また、第2の問題点は、プロセッサ(演算
装置)が他のプロセッサ(演算装置)から受け取った命
令の順序を制御できないことである。
装置)が他のプロセッサ(演算装置)から受け取った命
令の順序を制御できないことである。
【0006】その理由は、メモリ、またはI/O装置に
対する命令のみの順序を制御する構成になっているから
である。
対する命令のみの順序を制御する構成になっているから
である。
【0007】本発明の第1の目的は、多重化されたバス
構成で命令の順序保証を実現することにあることであ
る。
構成で命令の順序保証を実現することにあることであ
る。
【0008】また、第2の目的は、プロセッサ(演算装
置)が直接接続されていないバスにおいても、命令の順
序性を保証することである。
置)が直接接続されていないバスにおいても、命令の順
序性を保証することである。
【0009】
【課題を解決するための手段】本発明の第1の多重化バ
スの順序保証システムは、第1のシステムバスと、第2
のシステムバスと、前記第1のシステムバスに接続され
る第1の主記憶装置と、前記第1のシステムバスに接続
される第1のバス制御装置と、前記第1のシステムバス
に接続される第2のバス制御装置と、前記第2のシステ
ムバスに接続される第2の主記憶装置と、前記第2のシ
ステムバスに接続される第3のバス制御装置と、前記第
2のシステムバスに接続される第4のバス制御装置と、
内部キャッシュを持つ第1の演算装置と、内部キャッシ
ュを持つ第2の演算装置と、内部キャッシュを持つ第3
の演算装置と、内部キャッシュを持つ第4の演算装置
と、前記第1のバス制御装置、前記第3のバス制御装
置、前記第1の演算装置、および前記第2の演算装置を
接続する第1のローカルバスと、前記第2のバス制御装
置、前記第4のバス制御装置、前記第3の演算装置、お
よび前記第4の演算装置を接続する第2のローカルバス
とを備え、前記第1の演算装置または前記第2の演算装
置からの前記第1の主記憶装置のデータを扱う第1の命
令および前記第1の演算装置または前記第2の演算装置
からの前記第2の主記憶装置のデータを扱う第2の命令
間の実行順序の保証に際し、前記第1の命令、同期命
令、前記第2の命令の順序で前記第1のローカルバスに
発行する前記第1の演算装置または前記第2の演算装置
と、前記第1の命令で扱うデータが前記第3の演算装置
または前記第4の演算装置の内部キャッシュに存在する
かどうかを判定し、前記第1の命令および前記同期命令
を前記第1のシステムバスを介して前記第2のバス制御
装置に発行する前記第1のバス制御装置と、前記第2の
命令で扱うデータが前記第3の演算装置または前記第4
の演算装置の内部キャッシュに存在するかどうかを判定
し、前記同期命令および前記第2の命令を前記第2のシ
ステムバスを介して前記第4のバス制御装置に発行する
前記第3のバス制御装置と、前記同期命令にしたがって
前記第1の命令、前記第2の命令の順序で実行されるよ
うに制御する前記第2のバス制御装置および前記第4の
バス制御装置と、を有する。
スの順序保証システムは、第1のシステムバスと、第2
のシステムバスと、前記第1のシステムバスに接続され
る第1の主記憶装置と、前記第1のシステムバスに接続
される第1のバス制御装置と、前記第1のシステムバス
に接続される第2のバス制御装置と、前記第2のシステ
ムバスに接続される第2の主記憶装置と、前記第2のシ
ステムバスに接続される第3のバス制御装置と、前記第
2のシステムバスに接続される第4のバス制御装置と、
内部キャッシュを持つ第1の演算装置と、内部キャッシ
ュを持つ第2の演算装置と、内部キャッシュを持つ第3
の演算装置と、内部キャッシュを持つ第4の演算装置
と、前記第1のバス制御装置、前記第3のバス制御装
置、前記第1の演算装置、および前記第2の演算装置を
接続する第1のローカルバスと、前記第2のバス制御装
置、前記第4のバス制御装置、前記第3の演算装置、お
よび前記第4の演算装置を接続する第2のローカルバス
とを備え、前記第1の演算装置または前記第2の演算装
置からの前記第1の主記憶装置のデータを扱う第1の命
令および前記第1の演算装置または前記第2の演算装置
からの前記第2の主記憶装置のデータを扱う第2の命令
間の実行順序の保証に際し、前記第1の命令、同期命
令、前記第2の命令の順序で前記第1のローカルバスに
発行する前記第1の演算装置または前記第2の演算装置
と、前記第1の命令で扱うデータが前記第3の演算装置
または前記第4の演算装置の内部キャッシュに存在する
かどうかを判定し、前記第1の命令および前記同期命令
を前記第1のシステムバスを介して前記第2のバス制御
装置に発行する前記第1のバス制御装置と、前記第2の
命令で扱うデータが前記第3の演算装置または前記第4
の演算装置の内部キャッシュに存在するかどうかを判定
し、前記同期命令および前記第2の命令を前記第2のシ
ステムバスを介して前記第4のバス制御装置に発行する
前記第3のバス制御装置と、前記同期命令にしたがって
前記第1の命令、前記第2の命令の順序で実行されるよ
うに制御する前記第2のバス制御装置および前記第4の
バス制御装置と、を有する。
【0010】本発明の第2の多重化バスの順序保証シス
テムは、前記本発明の第1の多重化バスの順序保証シス
テムであって、前記同期命令、前記第2の命令を受け取
ると、前記同期命令、前記第2の命令の前記第2のロー
カルバスへの発行を抑止する前記第4のバス制御装置を
有する。
テムは、前記本発明の第1の多重化バスの順序保証シス
テムであって、前記同期命令、前記第2の命令を受け取
ると、前記同期命令、前記第2の命令の前記第2のロー
カルバスへの発行を抑止する前記第4のバス制御装置を
有する。
【0011】本発明の第3の多重化バスの順序保証シス
テムは、前記本発明の第2の多重化バスの順序保証シス
テムであって、前記第1の命令、前記同期命令を受け取
ると、前記第1の命令、前記同期命令を前記第2のロー
カルバスに発行する前記第2のバス制御装置を有する。
テムは、前記本発明の第2の多重化バスの順序保証シス
テムであって、前記第1の命令、前記同期命令を受け取
ると、前記第1の命令、前記同期命令を前記第2のロー
カルバスに発行する前記第2のバス制御装置を有する。
【0012】本発明の第4の多重化バスの順序保証シス
テムは、前記本発明の第3の多重化バスの順序保証シス
テムであって、前記第2のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第2の命令を前記
第2のローカルバスへ発行する前記第4のバス制御装置
を有する。
テムは、前記本発明の第3の多重化バスの順序保証シス
テムであって、前記第2のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第2の命令を前記
第2のローカルバスへ発行する前記第4のバス制御装置
を有する。
【0013】本発明の第5の多重化バスの順序保証シス
テムは、前記本発明の第4の多重化バスの順序保証シス
テムであって、前記第4のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取ると、
前記第1の命令、前記同期命令以降に前記第1のシステ
ムバスを介して受け取った命令の前記第2のローカルバ
スへの発行を行う前記第2のバス制御装置を有する。
テムは、前記本発明の第4の多重化バスの順序保証シス
テムであって、前記第4のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取ると、
前記第1の命令、前記同期命令以降に前記第1のシステ
ムバスを介して受け取った命令の前記第2のローカルバ
スへの発行を行う前記第2のバス制御装置を有する。
【0014】本発明の第6の多重化バスの順序保証シス
テムは、前記本発明の第5の多重化バスの順序保証シス
テムであって、制御用の内部フラグを持ち、前記第2の
バス制御装置から前記第2のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第2のシステムバスから受け取った前記同期命
令を前記第2のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第4のバス制御装置を有する。
テムは、前記本発明の第5の多重化バスの順序保証シス
テムであって、制御用の内部フラグを持ち、前記第2の
バス制御装置から前記第2のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第2のシステムバスから受け取った前記同期命
令を前記第2のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第4のバス制御装置を有する。
【0015】本発明の第7の多重化バスの順序保証シス
テムは、前記本発明の第1、第5、または第6の多重化
バスの順序保証システムであって、前記第1のローカル
バスに発行された命令、データを格納する第1のシステ
ムバッファを備える前記第1のバス制御装置と、前記第
1のローカルバスに発行された命令、データを格納する
第3のシステムバッファを備える前記第3のバス制御装
置と、前記第2のローカルバスに発行された命令、デー
タを格納する第2のシステムバッファを備える前記第2
のバス制御装置と、前記第2のローカルバスに発行され
た命令、データを格納する第4のシステムバッファを備
える前記第4のバス制御装置とを有する。
テムは、前記本発明の第1、第5、または第6の多重化
バスの順序保証システムであって、前記第1のローカル
バスに発行された命令、データを格納する第1のシステ
ムバッファを備える前記第1のバス制御装置と、前記第
1のローカルバスに発行された命令、データを格納する
第3のシステムバッファを備える前記第3のバス制御装
置と、前記第2のローカルバスに発行された命令、デー
タを格納する第2のシステムバッファを備える前記第2
のバス制御装置と、前記第2のローカルバスに発行され
た命令、データを格納する第4のシステムバッファを備
える前記第4のバス制御装置とを有する。
【0016】本発明の第8の多重化バスの順序保証シス
テムは、前記本発明の第1、第5、第6または第7のの
多重化バスの順序保証システムであって、前記第1のシ
ステムバスから受け取った命令、データを格納する第1
のローカルバッファを備える前記第1のバス制御装置
と、前記第1のシステムバスから受け取った命令、デー
タを格納する第2のローカルバッファを備える前記第2
のバス制御装置と、前記第2のシステムバスから受け取
った命令、データを格納する第3のローカルバッファを
備える前記第3のバス制御装置と、前記第2のシステム
バスから受け取った命令、データを格納する第4のロー
カルバッファを備える前記第4のバス制御装置とを有す
る。
テムは、前記本発明の第1、第5、第6または第7のの
多重化バスの順序保証システムであって、前記第1のシ
ステムバスから受け取った命令、データを格納する第1
のローカルバッファを備える前記第1のバス制御装置
と、前記第1のシステムバスから受け取った命令、デー
タを格納する第2のローカルバッファを備える前記第2
のバス制御装置と、前記第2のシステムバスから受け取
った命令、データを格納する第3のローカルバッファを
備える前記第3のバス制御装置と、前記第2のシステム
バスから受け取った命令、データを格納する第4のロー
カルバッファを備える前記第4のバス制御装置とを有す
る。
【0017】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は、本発明の実
施の形態を示すブロック図である。図1を参照すると、
本発明の実施の形態は、演算装置1と、演算装置2と、
演算装置3と、演算装置4と、バス制御装置5と、バス
制御装置6と、バス制御装置7と、バス制御装置8と、
主記憶装置9と、主記憶装置10と、演算装置1、演算
装置2、バス制御装置5、およびバス制御装置6を接続
するローカルバス100と、演算装置3、演算装置4、
バス制御装置7、およびバス制御装置8を接続するロー
カルバス200と、バス制御装置5、バス制御装置7、
および主記憶装置9を接続するシステムバス300と、
バス制御装置6、バス制御装置8、および主記憶装置1
0を接続するシステムバス400とから構成される。
て図面を参照して詳細に説明する。図1は、本発明の実
施の形態を示すブロック図である。図1を参照すると、
本発明の実施の形態は、演算装置1と、演算装置2と、
演算装置3と、演算装置4と、バス制御装置5と、バス
制御装置6と、バス制御装置7と、バス制御装置8と、
主記憶装置9と、主記憶装置10と、演算装置1、演算
装置2、バス制御装置5、およびバス制御装置6を接続
するローカルバス100と、演算装置3、演算装置4、
バス制御装置7、およびバス制御装置8を接続するロー
カルバス200と、バス制御装置5、バス制御装置7、
および主記憶装置9を接続するシステムバス300と、
バス制御装置6、バス制御装置8、および主記憶装置1
0を接続するシステムバス400とから構成される。
【0018】また、演算装置1〜4は、主記憶装置9、
10のデータのコピーを保持できる内部キャッシュ(図
示せず)を備え、各演算装置1〜4内の内部キャッシュ
に該当データが存在しない場合のみローカルバス10
0、200に命令を出力する。ここで、システムバス3
00、400が存在することを多重化と呼ぶ。
10のデータのコピーを保持できる内部キャッシュ(図
示せず)を備え、各演算装置1〜4内の内部キャッシュ
に該当データが存在しない場合のみローカルバス10
0、200に命令を出力する。ここで、システムバス3
00、400が存在することを多重化と呼ぶ。
【0019】また、バス制御装置5は、ローカルバス1
00から受信した命令をシステムバス300に出力する
ための命令を保持するシステムバッファ51と、システ
ムバス300から受信した命令をローカルバス100に
出力するために保持するローカルバッファ52と、バッ
ファ制御回路53と、バッファ制御回路53がローカル
バス100から受信した命令をシステムバス300に送
出する、あるいはシステムバス300から受信した命令
をローカルバス100に送出するためにそれぞれのバッ
ファに命令を格納するかどうかを判定するためのタグ制
御回路54(タグ制御回路54は、すべての演算装置1
〜4の内部キャッシュのデータ情報と主記憶装置9、1
0のデータ情報を持ち、また、受信した命令に対して応
答を返す機能を持つ。この応答を参照してバッファ制御
回路53が動作を行う)とを持ち、それぞれのバッファ
の制御をバッファ制御回路53で行う。同様に、バス制
御装置6は、システムバッファ61と、ローカルバッフ
ァ62と、バッファ制御回路63と、タグ制御回路64
とを持ち、 バス制御装置7は、システムバッファ71
と、ローカルバッファ72と、バッファ制御回路73
と、タグ制御回路74とを持ち、バス制御装置8は、シ
ステムバッファ81と、ローカルバッファ82と、バッ
ファ制御回路83と、タグ制御回路84とを持つ。
00から受信した命令をシステムバス300に出力する
ための命令を保持するシステムバッファ51と、システ
ムバス300から受信した命令をローカルバス100に
出力するために保持するローカルバッファ52と、バッ
ファ制御回路53と、バッファ制御回路53がローカル
バス100から受信した命令をシステムバス300に送
出する、あるいはシステムバス300から受信した命令
をローカルバス100に送出するためにそれぞれのバッ
ファに命令を格納するかどうかを判定するためのタグ制
御回路54(タグ制御回路54は、すべての演算装置1
〜4の内部キャッシュのデータ情報と主記憶装置9、1
0のデータ情報を持ち、また、受信した命令に対して応
答を返す機能を持つ。この応答を参照してバッファ制御
回路53が動作を行う)とを持ち、それぞれのバッファ
の制御をバッファ制御回路53で行う。同様に、バス制
御装置6は、システムバッファ61と、ローカルバッフ
ァ62と、バッファ制御回路63と、タグ制御回路64
とを持ち、 バス制御装置7は、システムバッファ71
と、ローカルバッファ72と、バッファ制御回路73
と、タグ制御回路74とを持ち、バス制御装置8は、シ
ステムバッファ81と、ローカルバッファ82と、バッ
ファ制御回路83と、タグ制御回路84とを持つ。
【0020】バス制御装置5〜8はそれぞれ接続する演
算装置1〜4が出力する命令をアクセスするアドレスの
特定ビットを判断して、「アドレスの特定ビット」=
“0”のときシステムバス300へ命令を送出し、「ア
ドレスの特定ビット」=“1”のときシステムバス40
0へ命令を送出する機能を備えている。また、バス制御
装置5〜8内の各バッファ制御回路53、63、73、
83は同期命令処理用に内部フラグを備えている。
算装置1〜4が出力する命令をアクセスするアドレスの
特定ビットを判断して、「アドレスの特定ビット」=
“0”のときシステムバス300へ命令を送出し、「ア
ドレスの特定ビット」=“1”のときシステムバス40
0へ命令を送出する機能を備えている。また、バス制御
装置5〜8内の各バッファ制御回路53、63、73、
83は同期命令処理用に内部フラグを備えている。
【0021】ここで、同期命令とは、演算装置1〜4自
身が発行した命令の実行を順序正しく実行させるために
設けられた命令である。「アドレスの特定ビット」が同
一の命令は、同一のシステムバス300、システムバス
400に出力されるので、発行された順序に実行される
が、「アドレスの特定ビット」が異なる場合には異なる
システムバス300、システムバス400に出力される
ので、実行順序を守るための機構が必要となる。同期命
令は、この場合の命令の実行順序を守るために設けられ
ている。
身が発行した命令の実行を順序正しく実行させるために
設けられた命令である。「アドレスの特定ビット」が同
一の命令は、同一のシステムバス300、システムバス
400に出力されるので、発行された順序に実行される
が、「アドレスの特定ビット」が異なる場合には異なる
システムバス300、システムバス400に出力される
ので、実行順序を守るための機構が必要となる。同期命
令は、この場合の命令の実行順序を守るために設けられ
ている。
【0022】たとえば、演算装置1が、命令A(「アド
レスの特定ビット」=“0”)、命令B(「アドレスの
特定ビット」=“1”)、命令C(「アドレスの特定ビ
ット」=“0”)の順序で実行されるようにする場合に
は、演算装置1は、命令A、同期命令、命令B、命令C
の順序で命令を発行する。
レスの特定ビット」=“0”)、命令B(「アドレスの
特定ビット」=“1”)、命令C(「アドレスの特定ビ
ット」=“0”)の順序で実行されるようにする場合に
は、演算装置1は、命令A、同期命令、命令B、命令C
の順序で命令を発行する。
【0023】次に、本発明の実施の形態の動作について
図1を参照して説明する。バス制御装置5〜8は、それ
ぞれのバッファ制御回路53、63、73、83内に同
期命令制御用の内部フラグを備えているが、この内部フ
ラグはシステムバス400側に接続されたバス制御装置
6、8のバッファ制御回路63、83の内部フラグのみ
が使用される。
図1を参照して説明する。バス制御装置5〜8は、それ
ぞれのバッファ制御回路53、63、73、83内に同
期命令制御用の内部フラグを備えているが、この内部フ
ラグはシステムバス400側に接続されたバス制御装置
6、8のバッファ制御回路63、83の内部フラグのみ
が使用される。
【0024】たとえば、バス制御装置7からローカルバ
ス200に発行された同期命令をシステムバス400側
のバス制御装置8で受信するまで、バス制御装置8から
同期命令をローカルバス200に発行できないように制
御される。すなわち、この内部フラグが論理“1”にな
るまで、システムバス400側のバス制御装置8はロー
カルバス200に同期命令を発行できない。初期値とし
て内部フラグは論理“0”を設定しておく。
ス200に発行された同期命令をシステムバス400側
のバス制御装置8で受信するまで、バス制御装置8から
同期命令をローカルバス200に発行できないように制
御される。すなわち、この内部フラグが論理“1”にな
るまで、システムバス400側のバス制御装置8はロー
カルバス200に同期命令を発行できない。初期値とし
て内部フラグは論理“0”を設定しておく。
【0025】演算装置1から同期命令が発行された場
合、ローカルバス100に同期命令が送出される。主記
憶装置9、10にアクセスする通常の命令は、「アドレ
スの特定ビット」を判定して、システムバス300に送
出するのか、システムバス400に送出するのかをロー
カルバス100に接続されたバス制御装置5、6が判断
してどちらか片方のバスに送出する。
合、ローカルバス100に同期命令が送出される。主記
憶装置9、10にアクセスする通常の命令は、「アドレ
スの特定ビット」を判定して、システムバス300に送
出するのか、システムバス400に送出するのかをロー
カルバス100に接続されたバス制御装置5、6が判断
してどちらか片方のバスに送出する。
【0026】同期命令がローカルバス100に送出され
た場合は、バス制御装置5、6は同期命令を受信し、
「アドレスの特定ビット」に関係無く両方のシステムバ
ス300、システムバス400に同期命令を出力する。
バス制御装置5内のバッファ制御回路53はシステムバ
ッファ51に同期命令を格納して、システムバス300
に同期命令を出力する。同様に、バス制御装置6内のバ
ッファ制御回路63はシステムバッファ61に同期命令
を格納して、システムバス400に同期命令を出力す
る。
た場合は、バス制御装置5、6は同期命令を受信し、
「アドレスの特定ビット」に関係無く両方のシステムバ
ス300、システムバス400に同期命令を出力する。
バス制御装置5内のバッファ制御回路53はシステムバ
ッファ51に同期命令を格納して、システムバス300
に同期命令を出力する。同様に、バス制御装置6内のバ
ッファ制御回路63はシステムバッファ61に同期命令
を格納して、システムバス400に同期命令を出力す
る。
【0027】このとき、同期命令をシステムバス30
0、システムバス400から受信したバス制御装置7、
8は演算装置3、4からローカルバス200を介して発
行される同期命令のシステムバス300、システムバス
400への出力を抑止する。これは、システムバス30
0、システムバス400に同期命令が同時に複数発行さ
れるのを抑止して、同期命令の受信側のバス制御装置
7、8の制御を簡単にするための制御である。
0、システムバス400から受信したバス制御装置7、
8は演算装置3、4からローカルバス200を介して発
行される同期命令のシステムバス300、システムバス
400への出力を抑止する。これは、システムバス30
0、システムバス400に同期命令が同時に複数発行さ
れるのを抑止して、同期命令の受信側のバス制御装置
7、8の制御を簡単にするための制御である。
【0028】バス制御装置7は、システムバス300に
出力された同期命令を受け付け、バッファ制御回路73
の指示によりローカルバッファ72に同期命令を格納す
る。同様にバス制御装置8はシステムバス400に出力
された同期命令を受け付け、バッファ制御回路83の指
示によりローカルバッファ82に同期命令を格納する。
出力された同期命令を受け付け、バッファ制御回路73
の指示によりローカルバッファ72に同期命令を格納す
る。同様にバス制御装置8はシステムバス400に出力
された同期命令を受け付け、バッファ制御回路83の指
示によりローカルバッファ82に同期命令を格納する。
【0029】次に、バス制御装置7はローカルバス20
0に同期命令を出力する。バス制御装置8はバス制御装
置7が発行した同期命令を受け付け、バッファ制御回路
83内の「内部フラグ」を論理“0”から論理“1”に
セットする。ローカルバス200から受け付けた同期命
令はこのフラグの設定にのみ使用され、システムバッフ
ァ81には格納されない。このとき、バス制御装置7で
はバッファ制御回路73の指示で、処理中の同期命令を
発行した演算装置1からの命令をローカルバス200に
出力するのを抑止する。命令の追い越しはなされない。
0に同期命令を出力する。バス制御装置8はバス制御装
置7が発行した同期命令を受け付け、バッファ制御回路
83内の「内部フラグ」を論理“0”から論理“1”に
セットする。ローカルバス200から受け付けた同期命
令はこのフラグの設定にのみ使用され、システムバッフ
ァ81には格納されない。このとき、バス制御装置7で
はバッファ制御回路73の指示で、処理中の同期命令を
発行した演算装置1からの命令をローカルバス200に
出力するのを抑止する。命令の追い越しはなされない。
【0030】バス制御回路8ではバッファ制御回路83
内の「内部フラグ」が論理“1”にセットされた後に、
バッファ制御回路83の指示でシステムバス400から
受信した同期命令をローカルバス200に出力し、内部
フラグを論理“1”から論理“0”にリセットし、同時
にシステムバス400に出力する同期命令の抑止を解除
する。
内の「内部フラグ」が論理“1”にセットされた後に、
バッファ制御回路83の指示でシステムバス400から
受信した同期命令をローカルバス200に出力し、内部
フラグを論理“1”から論理“0”にリセットし、同時
にシステムバス400に出力する同期命令の抑止を解除
する。
【0031】バス制御装置7はバス制御装置8から発行
された同期命令を受信して、後続の演算装置1からの命
令のローカルバス200への出力の抑止を解除する。同
時にシステムバス300に出力する同期命令の抑止を解
除して同期命令の動作を完了する。
された同期命令を受信して、後続の演算装置1からの命
令のローカルバス200への出力の抑止を解除する。同
時にシステムバス300に出力する同期命令の抑止を解
除して同期命令の動作を完了する。
【0032】次に、本発明の実施の形態の動作について
図2、図3、図4を参照してさらに詳細に説明する。図
2、図3、図4は、本発明の実施の形態の動作を示すタ
イムチャートである。
図2、図3、図4を参照してさらに詳細に説明する。図
2、図3、図4は、本発明の実施の形態の動作を示すタ
イムチャートである。
【0033】図2において、「BUS100−REQ」
は演算装置1、2が接続されるローカルバス100に出
力されたリクエストであり、数字100は図1の各バス
につけられた番号に対応している。バス制御装置5、
6、7、8に備えられたバッファはリクエストを4ワー
ドまで保持できる。図2〜図4の「A」は命令Aを示
し、「B」は命令Bを示し、「C」は命令Cを示す。
「同期」は同期命令を示し、バス制御装置5に格納され
る同期命令を「同e」(同期命令even)、バス制御
装置6に格納される同期命令を「同o」(同期命令od
d)とする。図3、4において、バス制御装置8のバッ
ファ制御回路83の「内部フラグ」を内部フラグ831
とする。
は演算装置1、2が接続されるローカルバス100に出
力されたリクエストであり、数字100は図1の各バス
につけられた番号に対応している。バス制御装置5、
6、7、8に備えられたバッファはリクエストを4ワー
ドまで保持できる。図2〜図4の「A」は命令Aを示
し、「B」は命令Bを示し、「C」は命令Cを示す。
「同期」は同期命令を示し、バス制御装置5に格納され
る同期命令を「同e」(同期命令even)、バス制御
装置6に格納される同期命令を「同o」(同期命令od
d)とする。図3、4において、バス制御装置8のバッ
ファ制御回路83の「内部フラグ」を内部フラグ831
とする。
【0034】図2〜図4に示す動作は、演算装置1が命
令を出力する場合で、命令A(「アドレスの特定ビッ
ト」=“0”)、同期命令、命令B(「アドレスの特定
ビット」=“1”)、命令C(「アドレスの特定ビッ
ト」=“0”)の順で命令が発行される。このとき、命
令Aと命令B間では順序保証が必要で、命令Bと命令C
間では順序保証が不要である。命令A、B、Cのアクセ
ス先はローカルバス200に接続された演算装置3また
は4内の内部キャッシュとする。命令A、Cはシステム
バス300を使用して、命令Bはシステムバス400を
使用する。命令A、Bの順序保証はローカルバス200
に出力されるときに順序が保証されれば良い。
令を出力する場合で、命令A(「アドレスの特定ビッ
ト」=“0”)、同期命令、命令B(「アドレスの特定
ビット」=“1”)、命令C(「アドレスの特定ビッ
ト」=“0”)の順で命令が発行される。このとき、命
令Aと命令B間では順序保証が必要で、命令Bと命令C
間では順序保証が不要である。命令A、B、Cのアクセ
ス先はローカルバス200に接続された演算装置3また
は4内の内部キャッシュとする。命令A、Cはシステム
バス300を使用して、命令Bはシステムバス400を
使用する。命令A、Bの順序保証はローカルバス200
に出力されるときに順序が保証されれば良い。
【0035】本来命令A、命令Cで扱うデータは、主記
憶装置9に格納されているべきであるが、演算装置3あ
るいは演算装置4の内部キャッシュに格納されており、
まだ、主記憶装置9に書き込まれていないものとする。
また、命令Bで扱うデータは、主記憶装置10に格納さ
れているべきであるが、演算装置3あるいは演算装置4
の内部キャッシュに格納されており、まだ主記憶装置1
0に格納されていないものとする。
憶装置9に格納されているべきであるが、演算装置3あ
るいは演算装置4の内部キャッシュに格納されており、
まだ、主記憶装置9に書き込まれていないものとする。
また、命令Bで扱うデータは、主記憶装置10に格納さ
れているべきであるが、演算装置3あるいは演算装置4
の内部キャッシュに格納されており、まだ主記憶装置1
0に格納されていないものとする。
【0036】次に、図2に記したT1〜T9の各タイミ
ングにしたがって動作を説明する。まず、ローカルバス
100に演算装置1から命令Aを発行し(図2T1)、
次に同期命令を発行し(図2T2)、次に命令Bを発行
し(図2T3)、次に命令Cを発行する(図2T4)。
バス制御装置5、6はローカルバス100に出力された
命令を受信して、それぞれのバッファ制御回路53、6
3とタグ制御回路54、64の判定にしたがいシステム
バッファ51、61に格納する。
ングにしたがって動作を説明する。まず、ローカルバス
100に演算装置1から命令Aを発行し(図2T1)、
次に同期命令を発行し(図2T2)、次に命令Bを発行
し(図2T3)、次に命令Cを発行する(図2T4)。
バス制御装置5、6はローカルバス100に出力された
命令を受信して、それぞれのバッファ制御回路53、6
3とタグ制御回路54、64の判定にしたがいシステム
バッファ51、61に格納する。
【0037】バス制御装置5は、命令Aをシステムバッ
ファ51に取りこみ(図2T2)、同様に同期命令ev
enをシステムバッファ51に取りこみ(図2T3)、
命令Cをシステムバッファ51に取りこむ(図2T
5)。システムバッファ51は4命令格納できるので命
令Aがシステムバス300に出力されるまで4サイクル
必要であり、T6のタイミングでシステムバス300に
命令Aが出力される(図2T6)。同様に同期命令がシ
ステムバス300に出力され(図2T7)、命令Cがに
システムバス300に出力される(図2T9)。
ファ51に取りこみ(図2T2)、同様に同期命令ev
enをシステムバッファ51に取りこみ(図2T3)、
命令Cをシステムバッファ51に取りこむ(図2T
5)。システムバッファ51は4命令格納できるので命
令Aがシステムバス300に出力されるまで4サイクル
必要であり、T6のタイミングでシステムバス300に
命令Aが出力される(図2T6)。同様に同期命令がシ
ステムバス300に出力され(図2T7)、命令Cがに
システムバス300に出力される(図2T9)。
【0038】バス制御装置6は同期命令oddをシステ
ムバッファ61に取りこみ(図2T3)、命令Bをシス
テムバッファ61に取りこむ(図2T4)。次に、同期
命令oddがシステムバス400に出力され(図2T
7)、命令Bがシステムバス400に出力される(図2
T8)。
ムバッファ61に取りこみ(図2T3)、命令Bをシス
テムバッファ61に取りこむ(図2T4)。次に、同期
命令oddがシステムバス400に出力され(図2T
7)、命令Bがシステムバス400に出力される(図2
T8)。
【0039】次に、図3に記したT6〜T13の各タイ
ミングにしたがって動作を説明する。システムバス30
0に出力された命令A(図3T6)は、バス制御装置7
に取り込まれ、ローカルバッファ72に格納される(図
3T7)。同様に同期命令evenがローカルバッファ
72に取り込まれ(図3T8)、命令Cがローカルバッ
ファ72に取り込まれる(図3T10)。ローカルバッ
ファ72は4命令格納できるので、命令Aがローカルバ
ス200に出力されるまで4T必要であり、T11のタ
イミングでローカルバス200に出力される(図3T1
1)。同期命令evenまでは同様にローカルバス20
0に出力される(図3T12)が、同期命令evenを
ローカルバス200に出力したことで、後続の命令Cは
ローカルバッファ72中でローカルバス200への出力
が抑止される(図3T13)。
ミングにしたがって動作を説明する。システムバス30
0に出力された命令A(図3T6)は、バス制御装置7
に取り込まれ、ローカルバッファ72に格納される(図
3T7)。同様に同期命令evenがローカルバッファ
72に取り込まれ(図3T8)、命令Cがローカルバッ
ファ72に取り込まれる(図3T10)。ローカルバッ
ファ72は4命令格納できるので、命令Aがローカルバ
ス200に出力されるまで4T必要であり、T11のタ
イミングでローカルバス200に出力される(図3T1
1)。同期命令evenまでは同様にローカルバス20
0に出力される(図3T12)が、同期命令evenを
ローカルバス200に出力したことで、後続の命令Cは
ローカルバッファ72中でローカルバス200への出力
が抑止される(図3T13)。
【0040】システムバス400に出力された同期命令
odd(図3T7)は、バス制御装置8に取り込まれ、
ローカルバッファ82に格納される(図3T8)。同様
に命令Bもローカルバッファ82に取り込まれる(図3
T9)。同期命令oddはバッファ制御回路83内の内
部フラグ831が論理“0”(リセット状態)である
(図3T10)ので、ローカルバス200への同期命令
oddの出力が抑止される(図3T11)。このため後
続の命令Bもローカルバッファ82内で待ち合わせとな
る。
odd(図3T7)は、バス制御装置8に取り込まれ、
ローカルバッファ82に格納される(図3T8)。同様
に命令Bもローカルバッファ82に取り込まれる(図3
T9)。同期命令oddはバッファ制御回路83内の内
部フラグ831が論理“0”(リセット状態)である
(図3T10)ので、ローカルバス200への同期命令
oddの出力が抑止される(図3T11)。このため後
続の命令Bもローカルバッファ82内で待ち合わせとな
る。
【0041】次に、バッファ制御回路83内の内部フラ
グ831はバス制御装置7から出力されたローカルバス
200の同期命令evenにより論理“1”にセットさ
れる(図3T13)。
グ831はバス制御装置7から出力されたローカルバス
200の同期命令evenにより論理“1”にセットさ
れる(図3T13)。
【0042】次に、図4に記したT13〜T17の各タ
イミングにしたがって動作を説明する。バス制御装置8
内のバッファ制御回路83のフラグが論理“1”にセッ
トされる(図4T13)と、ローカルバッファ82内に
格納されていた同期命令oddのローカルバス200へ
の出力の抑止が解除される(図4T14)。この同期命
令oddはローカルバス200に出力され(図4T1
5)、同様に命令Bもローカルバス200に出力される
(図4T16)。ローカルバス200に同期命令odd
が出力される(図4T15)と、バッファ制御回路83
内の内部フラグ831が論理“0”にリセットされる
(図4T16)。バス制御装置7では同期命令oddを
受け取り、ローカルバッファ72内に格納されていた命
令Cのローカルバス200への出力の抑止を解除し(図
4T16)、命令Cがローカルバス200に出力される
(図4T17)。
イミングにしたがって動作を説明する。バス制御装置8
内のバッファ制御回路83のフラグが論理“1”にセッ
トされる(図4T13)と、ローカルバッファ82内に
格納されていた同期命令oddのローカルバス200へ
の出力の抑止が解除される(図4T14)。この同期命
令oddはローカルバス200に出力され(図4T1
5)、同様に命令Bもローカルバス200に出力される
(図4T16)。ローカルバス200に同期命令odd
が出力される(図4T15)と、バッファ制御回路83
内の内部フラグ831が論理“0”にリセットされる
(図4T16)。バス制御装置7では同期命令oddを
受け取り、ローカルバッファ72内に格納されていた命
令Cのローカルバス200への出力の抑止を解除し(図
4T16)、命令Cがローカルバス200に出力される
(図4T17)。
【0043】以上の説明においては、ローカルバスに接
続される演算装置が2であるが、3以上であってもよ
い。また、システムバスに接続されるバス制御装置が2
であるが、3以上であってもよい。このように、システ
ムの大規模化にも対応できる。
続される演算装置が2であるが、3以上であってもよ
い。また、システムバスに接続されるバス制御装置が2
であるが、3以上であってもよい。このように、システ
ムの大規模化にも対応できる。
【0044】
【発明の効果】本発明の第1の効果は、多重化されたバ
スに対する命令の順序を保証することが可能となること
である。
スに対する命令の順序を保証することが可能となること
である。
【0045】その理由は、異なるバスに対して発行され
た命令の順序を保証するように同期命令が定義されてい
るからである。
た命令の順序を保証するように同期命令が定義されてい
るからである。
【0046】また、第2の効果は、演算装置が他の演算
装置から受け取ったリクエストの順序を保証できること
である。
装置から受け取ったリクエストの順序を保証できること
である。
【0047】その理由は、演算装置に対する命令の順序
を同期命令により保証するからである。
を同期命令により保証するからである。
【0048】本発明の第3の効果は、命令を出す演算装
置のハードウェア量が増加しないことである。
置のハードウェア量が増加しないことである。
【0049】その理由は、バス制御装置が、同期命令に
より、命令の順序を保証するからである。
より、命令の順序を保証するからである。
【図1】本発明の実施の形態を示すブロック図である。
【図2】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
【図3】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
【図4】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
1 演算装置
2 演算装置
3 演算装置
4 演算装置
5 バス制御装置
6 バス制御装置
7 バス制御装置
8 バス制御装置
9 主記憶装置
10 主記憶装置
51 システムバッファ
52 ローカルバッファ
53 バッファ制御回路
54 タグ制御回路
61 システムバッファ
62 ローカルバッファ
63 バッファ制御回路
64 タグ制御回路
71 システムバッファ
72 ローカルバッファ
73 バッファ制御回路
74 タグ制御回路
81 システムバッファ
82 ローカルバッファ
83 バッファ制御回路
84 タグ制御回路
100 ローカルバス
200 ローカルバス
300 システムバス
400 システムバス
831 内部フラグ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G06F 15/16 - 15/177
G06F 13/00
Claims (8)
- 【請求項1】 第1のシステムバスと、第2のシステム
バスと、前記第1のシステムバスに接続される第1の主
記憶装置と、前記第1のシステムバスに接続される第1
のバス制御装置と、前記第1のシステムバスに接続され
る第2のバス制御装置と、前記第2のシステムバスに接
続される第2の主記憶装置と、前記第2のシステムバス
に接続される第3のバス制御装置と、前記第2のシステ
ムバスに接続される第4のバス制御装置と、内部キャッ
シュを持つ第1の演算装置と、内部キャッシュを持つ第
2の演算装置と、内部キャッシュを持つ第3の演算装置
と、内部キャッシュを持つ第4の演算装置と、前記第1
のバス制御装置、前記第3のバス制御装置、前記第1の
演算装置、および前記第2の演算装置を接続する第1の
ローカルバスと、前記第2のバス制御装置、前記第4の
バス制御装置、前記第3の演算装置、および前記第4の
演算装置を接続する第2のローカルバスとを備え、前記
第1の演算装置または前記第2の演算装置からの前記第
1の主記憶装置のデータを扱う第1の命令および前記第
1の演算装置または前記第2の演算装置からの前記第2
の主記憶装置のデータを扱う第2の命令間の実行順序の
保証に際し、前記第1の命令、同期命令、前記第2の命
令の順序で前記第1のローカルバスに発行する前記第1
の演算装置または前記第2の演算装置と、前記第1の命
令で扱うデータが前記第3の演算装置または前記第4の
演算装置の内部キャッシュに存在するかどうかを判定
し、前記第1の命令および前記同期命令を前記第1のシ
ステムバスを介して前記第2のバス制御装置に発行する
前記第1のバス制御装置と、前記第2の命令で扱うデー
タが前記第3の演算装置または前記第4の演算装置の内
部キャッシュに存在するかどうかを判定し、前記同期命
令および前記第2の命令を前記第2のシステムバスを介
して前記第4のバス制御装置に発行する前記第3のバス
制御装置と、前記同期命令にしたがって前記第1の命
令、前記第2の命令の順序で実行されるように制御する
前記第2のバス制御装置および前記第4のバス制御装置
と、を有することを特徴とする多重化バスの順序保証シ
ステム。 - 【請求項2】 前記同期命令、前記第2の命令を受け取
ると、前記同期命令、前記第2の命令の前記第2のロー
カルバスへの発行を抑止する前記第4のバス制御装置を
有することを特徴とする請求項1記載の多重化バスの順
序保証システム。 - 【請求項3】 前記第1の命令、前記同期命令を受け取
ると、前記第1の命令、前記同期命令を前記第2のロー
カルバスに発行する前記第2のバス制御装置を有するこ
とを特徴とする請求項2記載の多重化バスの順序保証シ
ステム。 - 【請求項4】 前記第2のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第2の命令を前記
第2のローカルバスへ発行する前記第4のバス制御装置
を有することを特徴とする請求項3記載の多重化バスの
順序保証システム。 - 【請求項5】 前記第4のバス制御装置から前記第2の
ローカルバスに発行された前記同期命令を受け取ると、
前記第1の命令、前記同期命令以降に前記第1のシステ
ムバスを介して受け取った命令の前記第2のローカルバ
スへの発行を行う前記第2のバス制御装置を有すること
を特徴とする請求項4記載の多重化バスの順序保証シス
テム。 - 【請求項6】 制御用の内部フラグを持ち、前記第2の
バス制御装置から前記第2のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第2のシステムバスから受け取った前記同期命
令を前記第2のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第4のバス制御装置を有するこ
とを特徴とする請求項5記載の多重化バスの順序保証シ
ステム。 - 【請求項7】 前記第1のローカルバスに発行された命
令、データを格納する第1のシステムバッファを備える
前記第1のバス制御装置と、前記第1のローカルバスに
発行された命令、データを格納する第3のシステムバッ
ファを備える前記第3のバス制御装置と、前記第2のロ
ーカルバスに発行された命令、データを格納する第2の
システムバッファを備える前記第2のバス制御装置と、
前記第2のローカルバスに発行された命令、データを格
納する第4のシステムバッファを備える前記第4のバス
制御装置とを有することを特徴とする請求項1、請求項
5、または請求項6記載の多重化バスの順序保証システ
ム。 - 【請求項8】 前記第1のシステムバスから受け取った
命令、データを格納する第1のローカルバッファを備え
る前記第1のバス制御装置と、前記第1のシステムバス
から受け取った命令、データを格納する第2のローカル
バッファを備える前記第2のバス制御装置と、前記第2
のシステムバスから受け取った命令、データを格納する
第3のローカルバッファを備える前記第3のバス制御装
置と、前記第2のシステムバスから受け取った命令、デ
ータを格納する第4のローカルバッファを備える前記第
4のバス制御装置とを有することを特徴とする請求項
1、請求項5、請求項6または請求項7記載の多重化バ
スの順序保証システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20909298A JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20909298A JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000040071A JP2000040071A (ja) | 2000-02-08 |
JP3467188B2 true JP3467188B2 (ja) | 2003-11-17 |
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ID=16567159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20909298A Expired - Fee Related JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
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JP (1) | JP3467188B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
JP5332905B2 (ja) | 2009-05-26 | 2013-11-06 | 富士通セミコンダクター株式会社 | バス制御システムおよび半導体集積回路 |
-
1998
- 1998-07-24 JP JP20909298A patent/JP3467188B2/ja not_active Expired - Fee Related
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---|---|
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