JP5332905B2 - バス制御システムおよび半導体集積回路 - Google Patents
バス制御システムおよび半導体集積回路 Download PDFInfo
- Publication number
- JP5332905B2 JP5332905B2 JP2009126571A JP2009126571A JP5332905B2 JP 5332905 B2 JP5332905 B2 JP 5332905B2 JP 2009126571 A JP2009126571 A JP 2009126571A JP 2009126571 A JP2009126571 A JP 2009126571A JP 5332905 B2 JP5332905 B2 JP 5332905B2
- Authority
- JP
- Japan
- Prior art keywords
- access request
- bus
- control
- circuit
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
さらに、バスブリッジ回路7には、例えば、内部の制御レジスタ(71)へのアクセス要求を行うレジスタ用スレーブポートP3を有する。なお、制御レジスタへのアクセス要求を行うポートとしては、レジスタ用マスターポートP3’を設けることもできる。
さらに、FIFO73は、アクセス要求を保持するメモリであり、コマンド制御部74は、アクセス要求を監視する。
(付記1)
第1回路が接続された第1バスと、
第2回路が接続された第2バスと、
前記第1回路と前記第2回路との間のデータの受け渡しを行う制御回路と、を有するバス制御システムであって、
前記制御回路は、当該制御回路内に滞留しているアクセス要求の処理が完了したことを監視することを特徴とするバス制御システム。
付記1に記載のバス制御システムにおいて、
前記制御回路は、
該制御回路に対するアクセス要求の受け付けを処理するアクセス要求処理部と、
前記アクセス要求処理部の動作を制御する制御レジスタと、を有することを特徴とするバス制御システム。
付記2に記載のバス制御システムにおいて、
前記アクセス要求処理部は、
前記制御回路に対する新たなアクセス要求の受け付けを制御するディセーブル制御部と、
該ディセーブル制御部からのアクセス要求を保持するメモリと、
該メモリに保持されたアクセス要求を監視するコマンド制御部と、を備え、該コマンド制御部と前記制御レジスタの出力の論理を取って該制御レジスタをリセットすることにより、新たなアクセス要求の受け付けを自動的に再開することを特徴とするバス制御システム。
付記3に記載のバス制御システムにおいて、
前記ディセーブル制御部は、前記制御回路内にアクセス要求が滞留しているときは、新たなアクセス要求を停止することを特徴とするバス制御システム。
付記3に記載のバス制御システムにおいて、
前記ディセーブル制御部は、前記制御回路内に書き込みアクセス要求が滞留しているときは、新たなアクセス要求を停止することを特徴とするバス制御システム。
付記2に記載のバス制御システムにおいて、
前記アクセス要求処理部は、
前記制御回路に対する新たなアクセス要求に対してフラグの付与を制御するアクセス制御部と、
該アクセス制御部からのアクセス要求を保持するメモリと、
該メモリに保持されたアクセス要求を監視するコマンド制御部と、を備え、該コマンド制御部と前記制御レジスタの出力の論理を取って該制御レジスタをリセットすることを特徴とするバス制御システム。
付記6に記載のバス制御システムにおいて、
前記アクセス制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、受け付け済みのアクセス要求のうち、最も最後に受け付けられたアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。
付記6に記載のバス制御システムにおいて、
前記アクセス制御部は、前記制御レジスタがセットされた時点で滞留しているアクセス要求全てにフラグを立て、該フラグが立っているアクセス要求の処理が全ての完了を監視することを特徴とするバス制御システム。
付記6に記載のバス制御システムにおいて、
前記アクセス制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、新たに受け付けられた最初のアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。
付記7に記載のバス制御システムにおいて、
前記フラグを立てるアクセス要求は、書き込みアクセス要求のみに限定し、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。
付記1〜10のいずれか1項に記載のバス制御システムにおいて、
前記制御回路は、前記第1バスおよび前記第2バスに接続されたバスブリッジ回路であることを特徴とするバス制御システム。
付記1〜11のいずれか1項に記載のバス制御システムを有することを特徴とする半導体集積回路。
2,102 第2バス
3,103 第1CPU
4,104 マスター回路
5,105 第1スレーブ回路
6,106 割り込みコントローラ(IRC)
7,7a〜7f,107 バスブリッジ回路
8,108 第2CPU
9,109 第2スレーブ回路
70 ストアバッファ回路
71,701 制御レジスタ
72,702 ディセーブル制御部
73,703 FIFO
74,704 コマンド制御部
76 割り込み出力部
77 アクセス制御部
Claims (20)
- 第1回路が接続された第1バスと、
第2回路が接続された第2バスと、
前記第1回路と前記第2回路との間のデータの受け渡しを行う制御回路と、を有するバス制御システムであって、
前記制御回路は、
制御レジスタにより制御され、該制御回路へのアクセス要求を受け付ける制御部と、
前記制御部により受け付けられたアクセス要求を監視するコマンド制御部と、を含み、
前記制御レジスタは、前記コマンド制御部の出力と前記制御レジスタの出力に基づいてリセットされ、
前記制御回路は、当該制御回路内に滞留しているアクセス要求の処理が完了したことを監視することを特徴とするバス制御システム。 - 請求項1に記載のバス制御システムにおいて、さらに、
前記制御部からのアクセス要求を保持するメモリを備え、
新たなアクセス要求の受け付けは、自動的に再開されることを特徴とするバス制御システム。 - 請求項2に記載のバス制御システムにおいて、
前記制御部は、前記制御回路内にアクセス要求が滞留しているときは、新たなアクセス要求の受け付けを停止することを特徴とするバス制御システム。 - 請求項2に記載のバス制御システムにおいて、
前記制御部は、前記制御回路内に書き込みアクセス要求が滞留しているときは、新たなアクセス要求の受け付けを停止することを特徴とするバス制御システム。 - 請求項1に記載のバス制御システムにおいて、
前記制御部は、前記制御回路に対する新たなアクセス要求に対してフラグの付与を制御することを特徴とするバス制御システム。 - 請求項5に記載のバス制御システムにおいて、
前記制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、受け付け済みのアクセス要求のうち、最後に受け付けられたアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。 - 請求項5に記載のバス制御システムにおいて、
前記制御部は、前記制御レジスタがセットされた時点で滞留しているアクセス要求全てにフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。 - 請求項5に記載のバス制御システムにおいて、
前記制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、新たに受け付けられた最初のアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。 - 請求項6または7に記載のバス制御システムにおいて、
前記フラグを立てるアクセス要求は、書き込みアクセス要求のみに限定し、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とするバス制御システム。 - 請求項1〜9のいずれか1項に記載のバス制御システムにおいて、
前記制御回路は、前記第1バスおよび前記第2バスに接続されたバスブリッジ回路であることを特徴とするバス制御システム。 - 第1回路が接続された第1バスと、
第2回路が接続された第2バスと、
前記第1回路と前記第2回路との間のデータの受け渡しを行う制御回路と、を有する半導体集積回路であって、
前記制御回路は、
制御レジスタにより制御され、該制御回路へのアクセス要求を受け付ける制御部と、
前記制御部により受け付けられたアクセス要求を監視するコマンド制御部と、を含み、
前記制御レジスタは、前記コマンド制御部の出力と前記制御レジスタの出力に基づいてリセットされ、
前記制御回路は、当該制御回路内に滞留しているアクセス要求の処理が完了したことを監視することを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、さらに、
前記制御部からのアクセス要求を保持するメモリを有し、
新たなアクセス要求の受け付けは、自動的に再開されることを特徴とする半導体集積回路。 - 請求項12に記載の半導体集積回路において、
前記制御部は、前記制御回路内にアクセス要求が滞留しているときは、新たなアクセス要求の受け付けを停止することを特徴とする半導体集積回路。 - 請求項12に記載の半導体集積回路において、
前記制御部は、前記制御回路内に書き込みアクセス要求が滞留しているときは、新たなアクセス要求の受け付けを停止することを特徴とする半導体集積回路。 - 請求項11に記載の半導体集積回路において、
前記制御部は、前記制御回路に対する新たなアクセス要求に対してフラグの付与を制御することを特徴とする半導体集積回路。 - 請求項15に記載の半導体集積回路において、
前記制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、受け付け済みのアクセス要求のうち、最後に受け付けられたアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とする半導体集積回路。 - 請求項15に記載の半導体集積回路において、
前記制御部は、前記制御レジスタがセットされた時点で滞留しているアクセス要求全てにフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とする半導体集積回路。 - 請求項15に記載の半導体集積回路において、
前記制御部は、前記制御レジスタがセットされた時点で受け付け中のアクセス要求、または、新たに受け付けられた最初のアクセス要求に対してフラグを立て、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とする半導体集積回路。 - 請求項16または17に記載の半導体集積回路において、
前記フラグを立てるアクセス要求は、書き込みアクセス要求のみに限定し、該フラグが立っているアクセス要求の処理の完了を監視することを特徴とする半導体集積回路。 - 請求項11〜19のいずれか1項に記載の半導体集積回路において、
前記制御回路は、前記第1バスおよび前記第2バスに接続されたバスブリッジ回路であることを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009126571A JP5332905B2 (ja) | 2009-05-26 | 2009-05-26 | バス制御システムおよび半導体集積回路 |
US12/785,062 US8327053B2 (en) | 2009-05-26 | 2010-05-21 | Bus control system and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009126571A JP5332905B2 (ja) | 2009-05-26 | 2009-05-26 | バス制御システムおよび半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010277160A JP2010277160A (ja) | 2010-12-09 |
JP5332905B2 true JP5332905B2 (ja) | 2013-11-06 |
Family
ID=43221549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009126571A Active JP5332905B2 (ja) | 2009-05-26 | 2009-05-26 | バス制御システムおよび半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8327053B2 (ja) |
JP (1) | JP5332905B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140062571A (ko) * | 2012-11-12 | 2014-05-26 | 한국전자통신연구원 | 프로토콜 변환 장치 및 방법 |
US10599601B1 (en) | 2019-01-16 | 2020-03-24 | Qorvo Us, Inc. | Single-wire bus (SuBUS) slave circuit and related apparatus |
US11119958B2 (en) | 2019-04-18 | 2021-09-14 | Qorvo Us, Inc. | Hybrid bus apparatus |
US11226924B2 (en) | 2019-04-24 | 2022-01-18 | Qorvo Us, Inc. | Single-wire bus apparatus supporting slave-initiated operation in a master circuit |
US10983942B1 (en) * | 2019-12-11 | 2021-04-20 | Qorvo Us, Inc. | Multi-master hybrid bus apparatus |
US11409677B2 (en) | 2020-11-11 | 2022-08-09 | Qorvo Us, Inc. | Bus slave circuit and related single-wire bus apparatus |
US11489695B2 (en) | 2020-11-24 | 2022-11-01 | Qorvo Us, Inc. | Full-duplex communications over a single-wire bus |
US11706048B1 (en) | 2021-12-16 | 2023-07-18 | Qorvo Us, Inc. | Multi-protocol bus circuit |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5535340A (en) * | 1994-05-20 | 1996-07-09 | Intel Corporation | Method and apparatus for maintaining transaction ordering and supporting deferred replies in a bus bridge |
JPH09204402A (ja) * | 1996-01-29 | 1997-08-05 | Toshiba Corp | バスブリッジ装置 |
US5961623A (en) * | 1996-08-29 | 1999-10-05 | Apple Computer, Inc. | Method and system for avoiding starvation and deadlocks in a split-response interconnect of a computer system |
US6073190A (en) * | 1997-07-18 | 2000-06-06 | Micron Electronics, Inc. | System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair |
JP3467188B2 (ja) | 1998-07-24 | 2003-11-17 | エヌイーシーコンピュータテクノ株式会社 | 多重化バスの順序保証システム |
JP3458750B2 (ja) * | 1999-03-10 | 2003-10-20 | 日本電気株式会社 | バス制御装置ならびに同装置を持つ情報処理システム |
US7035958B2 (en) * | 2002-10-03 | 2006-04-25 | International Business Machines Corporation | Re-ordering a first request within a FIFO request queue to a different queue position when the first request receives a retry response from the target |
US7970977B1 (en) * | 2009-01-30 | 2011-06-28 | Xilinx, Inc. | Deadlock-resistant bus bridge with pipeline-restricted address ranges |
-
2009
- 2009-05-26 JP JP2009126571A patent/JP5332905B2/ja active Active
-
2010
- 2010-05-21 US US12/785,062 patent/US8327053B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8327053B2 (en) | 2012-12-04 |
JP2010277160A (ja) | 2010-12-09 |
US20100306430A1 (en) | 2010-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5332905B2 (ja) | バス制御システムおよび半導体集積回路 | |
US8516177B2 (en) | Avoiding non-posted request deadlocks in devices by holding the sending of requests | |
US7162546B2 (en) | Reordering unrelated transactions from an ordered interface | |
JP5824488B2 (ja) | トランザクション属性を修正するためのメモリ領域オーダリング要求に関するコンプリータ知識の使用 | |
JP3807250B2 (ja) | クラスタシステム、コンピュータ及びプログラム | |
EP2256587A1 (en) | Apparatus and method for direct memory access in a hub-based memory system | |
AU2017223094B2 (en) | Bus bridge for translating requests between a module bus and an axi bus | |
US20050097240A1 (en) | Supercharge message exchanger | |
US7234011B2 (en) | Advanced microcontroller bus architecture (AMBA) system with reduced power consumption and method of driving AMBA system | |
US8583845B2 (en) | Multi-processor system and controlling method thereof | |
US20080040530A1 (en) | Data processing apparatus for controlling access to a memory | |
US20090177807A1 (en) | Reset method for application specific integrated circuits (asic) | |
CN110941582A (zh) | 一种bmc芯片的usb总线结构及其通信方法 | |
CN219574799U (zh) | 一种基于amba总线的多总线桥接器及其片上系统 | |
US6513090B1 (en) | Bidirectional data transfer during buffer flushing operations | |
WO2012124431A1 (ja) | 半導体装置 | |
US7028124B2 (en) | Method and apparatus for dual queue head processing of interrupt endpoints | |
US20070005851A1 (en) | Data transfer control device and electronic instrument | |
JP4257358B2 (ja) | バス制御方法および装置 | |
JP2006285872A (ja) | マルチcpuシステム | |
US6941408B2 (en) | Bus interface system with two separate data transfer interfaces | |
JP5811544B2 (ja) | 集積装置、情報処理システム、および、処理方法 | |
US7730233B2 (en) | Data transfer control device and electronic instrument | |
JP2003345515A (ja) | ディスク制御装置、ストレージシステム、及びその制御方法 | |
JP2008305232A (ja) | Pcカード装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130308 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130702 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130715 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5332905 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |