JP2000040071A - 多重化バスの順序保証システム - Google Patents
多重化バスの順序保証システムInfo
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- JP2000040071A JP2000040071A JP10209092A JP20909298A JP2000040071A JP 2000040071 A JP2000040071 A JP 2000040071A JP 10209092 A JP10209092 A JP 10209092A JP 20909298 A JP20909298 A JP 20909298A JP 2000040071 A JP2000040071 A JP 2000040071A
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Abstract
(57)【要約】
【課題】 多重化されたバス構成で命令の順序保証を実
現する。 【解決手段】 演算装置１からローカルバス１００に出
された命令Ａ、同期命令、命令Ｃが、バス制御装置５の
システムバッファ５１に格納され、システムバス３００
に転送される。同期命令、命令Ｂがバス制御装置６のシ
ステムバッファ６１に格納され、システムバス４００に
転送される。次に、それぞれバス制御装置７のローカル
バッファ７２、あるいはバス制御装置８のローカルバッ
ファ８２に格納される。同期命令を受け取ると、バス制
御装置８は、同期命令、命令Ｂを内部に保留する。ロー
カルバッファ７２内の同期命令は、命令Ａの次にローカ
ルバス２００に出力され、バス制御装置８のバッファ制
御回路８３の内部フラグ８３１がセットされ、バス制御
装置８内の同期命令、命令Ｂがローカルバス２００に出
力される。
現する。 【解決手段】 演算装置１からローカルバス１００に出
された命令Ａ、同期命令、命令Ｃが、バス制御装置５の
システムバッファ５１に格納され、システムバス３００
に転送される。同期命令、命令Ｂがバス制御装置６のシ
ステムバッファ６１に格納され、システムバス４００に
転送される。次に、それぞれバス制御装置７のローカル
バッファ７２、あるいはバス制御装置８のローカルバッ
ファ８２に格納される。同期命令を受け取ると、バス制
御装置８は、同期命令、命令Ｂを内部に保留する。ロー
カルバッファ７２内の同期命令は、命令Ａの次にローカ
ルバス２００に出力され、バス制御装置８のバッファ制
御回路８３の内部フラグ８３１がセットされ、バス制御
装置８内の同期命令、命令Ｂがローカルバス２００に出
力される。
Description
【０００１】
【発明の属する技術分野】本発明は、順序保証システム
に関し、特に、多重化バスの順序保証システムに関す
る。
に関し、特に、多重化バスの順序保証システムに関す
る。
【０００２】
【従来の技術】順序保証の従来技術としては、「特開平
９−２４４０２号公報」記載の技術がある。この技術
は、第１のバスに接続された複数の利用装置からの第２
のバスに接続された任意の被利用装置へのアクセスの要
求を受け付けて、処理可能な要求から任意の順序で対応
するアクセス処理を行うものであって、上記利用装置か
らの同じ利用装置でのアクセスの順序を保証するための
同期処理を要求する同期命令が受け付けられた場合に、
それ以前に受け付けられて処理中のアクセス要求のう
ち、その同期命令を発行した利用装置からのアクセス要
求を識別して、その同期命令に対応した印を記録する同
期処理制御手段と、上記利用装置から当該装置が発行し
た同期命令による同期処理が完了したか否かの応答が要
求された場合に、その同期命令に対応した印が記録され
た全てのアクセス要求が完了しているか否かを判別し、
その判別結果に応じて同期処理の完了または未完了を同
期処理完了の応答要求元利用装置に通知する応答手段と
を備えたバスブリッジ装置である。
９−２４４０２号公報」記載の技術がある。この技術
は、第１のバスに接続された複数の利用装置からの第２
のバスに接続された任意の被利用装置へのアクセスの要
求を受け付けて、処理可能な要求から任意の順序で対応
するアクセス処理を行うものであって、上記利用装置か
らの同じ利用装置でのアクセスの順序を保証するための
同期処理を要求する同期命令が受け付けられた場合に、
それ以前に受け付けられて処理中のアクセス要求のう
ち、その同期命令を発行した利用装置からのアクセス要
求を識別して、その同期命令に対応した印を記録する同
期処理制御手段と、上記利用装置から当該装置が発行し
た同期命令による同期処理が完了したか否かの応答が要
求された場合に、その同期命令に対応した印が記録され
た全てのアクセス要求が完了しているか否かを判別し、
その判別結果に応じて同期処理の完了または未完了を同
期処理完了の応答要求元利用装置に通知する応答手段と
を備えたバスブリッジ装置である。
【０００３】
【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、複数の第２のバスに対する順序を制御
できないことである。
第１の問題点は、複数の第２のバスに対する順序を制御
できないことである。
【０００４】その理由は、同期命令が、単一の第２のバ
スに対する順序を制御するように定義されているからで
ある。
スに対する順序を制御するように定義されているからで
ある。
【０００５】また、第２の問題点は、プロセッサ（演算
装置）が他のプロセッサ（演算装置）から受け取った命
令の順序を制御できないことである。
装置）が他のプロセッサ（演算装置）から受け取った命
令の順序を制御できないことである。
【０００６】その理由は、メモリ、またはＩ／Ｏ装置に
対する命令のみの順序を制御する構成になっているから
である。
対する命令のみの順序を制御する構成になっているから
である。
【０００７】本発明の第１の目的は、多重化されたバス
構成で命令の順序保証を実現することにあることであ
る。
構成で命令の順序保証を実現することにあることであ
る。
【０００８】また、第２の目的は、プロセッサ（演算装
置）が直接接続されていないバスにおいても、命令の順
序性を保証することである。
置）が直接接続されていないバスにおいても、命令の順
序性を保証することである。
【０００９】
【課題を解決するための手段】本発明の第１の多重化バ
スの順序保証システムは、第１のシステムバスと、第２
のシステムバスと、前記第１のシステムバスに接続され
る第１の主記憶装置と、前記第１のシステムバスに接続
される第１のバス制御装置と、前記第１のシステムバス
に接続される第２のバス制御装置と、前記第２のシステ
ムバスに接続される第２の主記憶装置と、前記第２のシ
ステムバスに接続される第３のバス制御装置と、前記第
２のシステムバスに接続される第４のバス制御装置と、
内部キャッシュを持つ第１の演算装置と、内部キャッシ
ュを持つ第２の演算装置と、内部キャッシュを持つ第３
の演算装置と、内部キャッシュを持つ第４の演算装置
と、前記第１のバス制御装置、前記第３のバス制御装
置、前記第１の演算装置、および前記第２の演算装置を
接続する第１のローカルバスと、前記第２のバス制御装
置、前記第４のバス制御装置、前記第３の演算装置、お
よび前記第４の演算装置を接続する第２のローカルバス
とを備え、前記第１の演算装置または前記第２の演算装
置からの前記第１の主記憶装置のデータを扱う第１の命
令および前記第１の演算装置または前記第２の演算装置
からの前記第２の主記憶装置のデータを扱う第２の命令
間の実行順序の保証に際し、前記第１の命令、同期命
令、前記第２の命令の順序で前記第１のローカルバスに
発行する前記第１の演算装置または前記第２の演算装置
と、前記第１の命令で扱うデータが前記第３の演算装置
または前記第４の演算装置の内部キャッシュに存在する
かどうかを判定し、前記第１の命令および前記同期命令
を前記第１のシステムバスを介して前記第２のバス制御
装置に発行する前記第１のバス制御装置と、前記第２の
命令で扱うデータが前記第３の演算装置または前記第４
の演算装置の内部キャッシュに存在するかどうかを判定
し、前記同期命令および前記第２の命令を前記第２のシ
ステムバスを介して前記第４のバス制御装置に発行する
前記第３のバス制御装置と、前記同期命令にしたがって
前記第１の命令、前記第２の命令の順序で実行されるよ
うに制御する前記第２のバス制御装置および前記第４の
バス制御装置と、を有する。
スの順序保証システムは、第１のシステムバスと、第２
のシステムバスと、前記第１のシステムバスに接続され
る第１の主記憶装置と、前記第１のシステムバスに接続
される第１のバス制御装置と、前記第１のシステムバス
に接続される第２のバス制御装置と、前記第２のシステ
ムバスに接続される第２の主記憶装置と、前記第２のシ
ステムバスに接続される第３のバス制御装置と、前記第
２のシステムバスに接続される第４のバス制御装置と、
内部キャッシュを持つ第１の演算装置と、内部キャッシ
ュを持つ第２の演算装置と、内部キャッシュを持つ第３
の演算装置と、内部キャッシュを持つ第４の演算装置
と、前記第１のバス制御装置、前記第３のバス制御装
置、前記第１の演算装置、および前記第２の演算装置を
接続する第１のローカルバスと、前記第２のバス制御装
置、前記第４のバス制御装置、前記第３の演算装置、お
よび前記第４の演算装置を接続する第２のローカルバス
とを備え、前記第１の演算装置または前記第２の演算装
置からの前記第１の主記憶装置のデータを扱う第１の命
令および前記第１の演算装置または前記第２の演算装置
からの前記第２の主記憶装置のデータを扱う第２の命令
間の実行順序の保証に際し、前記第１の命令、同期命
令、前記第２の命令の順序で前記第１のローカルバスに
発行する前記第１の演算装置または前記第２の演算装置
と、前記第１の命令で扱うデータが前記第３の演算装置
または前記第４の演算装置の内部キャッシュに存在する
かどうかを判定し、前記第１の命令および前記同期命令
を前記第１のシステムバスを介して前記第２のバス制御
装置に発行する前記第１のバス制御装置と、前記第２の
命令で扱うデータが前記第３の演算装置または前記第４
の演算装置の内部キャッシュに存在するかどうかを判定
し、前記同期命令および前記第２の命令を前記第２のシ
ステムバスを介して前記第４のバス制御装置に発行する
前記第３のバス制御装置と、前記同期命令にしたがって
前記第１の命令、前記第２の命令の順序で実行されるよ
うに制御する前記第２のバス制御装置および前記第４の
バス制御装置と、を有する。
【００１０】本発明の第２の多重化バスの順序保証シス
テムは、前記本発明の第１の多重化バスの順序保証シス
テムであって、前記同期命令、前記第２の命令を受け取
ると、前記同期命令、前記第２の命令の前記第２のロー
カルバスへの発行を抑止する前記第４のバス制御装置を
有する。
テムは、前記本発明の第１の多重化バスの順序保証シス
テムであって、前記同期命令、前記第２の命令を受け取
ると、前記同期命令、前記第２の命令の前記第２のロー
カルバスへの発行を抑止する前記第４のバス制御装置を
有する。
【００１１】本発明の第３の多重化バスの順序保証シス
テムは、前記本発明の第２の多重化バスの順序保証シス
テムであって、前記第１の命令、前記同期命令を受け取
ると、前記第１の命令、前記同期命令を前記第２のロー
カルバスに発行する前記第２のバス制御装置を有する。
テムは、前記本発明の第２の多重化バスの順序保証シス
テムであって、前記第１の命令、前記同期命令を受け取
ると、前記第１の命令、前記同期命令を前記第２のロー
カルバスに発行する前記第２のバス制御装置を有する。
【００１２】本発明の第４の多重化バスの順序保証シス
テムは、前記本発明の第３の多重化バスの順序保証シス
テムであって、前記第２のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第２の命令を前記
第２のローカルバスへ発行する前記第４のバス制御装置
を有する。
テムは、前記本発明の第３の多重化バスの順序保証シス
テムであって、前記第２のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第２の命令を前記
第２のローカルバスへ発行する前記第４のバス制御装置
を有する。
【００１３】本発明の第５の多重化バスの順序保証シス
テムは、前記本発明の第４の多重化バスの順序保証シス
テムであって、前記第４のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取ると、
前記第１の命令、前記同期命令以降に前記第１のシステ
ムバスを介して受け取った命令の前記第２のローカルバ
スへの発行を行う前記第２のバス制御装置を有する。
テムは、前記本発明の第４の多重化バスの順序保証シス
テムであって、前記第４のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取ると、
前記第１の命令、前記同期命令以降に前記第１のシステ
ムバスを介して受け取った命令の前記第２のローカルバ
スへの発行を行う前記第２のバス制御装置を有する。
【００１４】本発明の第６の多重化バスの順序保証シス
テムは、前記本発明の第５の多重化バスの順序保証シス
テムであって、制御用の内部フラグを持ち、前記第２の
バス制御装置から前記第２のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第２のシステムバスから受け取った前記同期命
令を前記第２のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第４のバス制御装置を有する。
テムは、前記本発明の第５の多重化バスの順序保証シス
テムであって、制御用の内部フラグを持ち、前記第２の
バス制御装置から前記第２のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第２のシステムバスから受け取った前記同期命
令を前記第２のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第４のバス制御装置を有する。
【００１５】本発明の第７の多重化バスの順序保証シス
テムは、前記本発明の第１、第５、または第６の多重化
バスの順序保証システムであって、それぞれ前記第１の
ローカルバスに発行された命令、データを格納する第
１、第３のシステムバッファを備える前記第１のバス制
御装置および前記第３のバス制御装置と、それぞれ前記
第２のローカルバスに発行された命令、データを格納す
る第２、第４のシステムバッファを備える前記第２のバ
ス制御装置および前記第４のバス制御装置とを有する。
テムは、前記本発明の第１、第５、または第６の多重化
バスの順序保証システムであって、それぞれ前記第１の
ローカルバスに発行された命令、データを格納する第
１、第３のシステムバッファを備える前記第１のバス制
御装置および前記第３のバス制御装置と、それぞれ前記
第２のローカルバスに発行された命令、データを格納す
る第２、第４のシステムバッファを備える前記第２のバ
ス制御装置および前記第４のバス制御装置とを有する。
【００１６】本発明の第８の多重化バスの順序保証シス
テムは、前記本発明の第１、第５、第６または第７のの
多重化バスの順序保証システムであって、それぞれ前記
第１のシステムバスから受け取った命令、データを格納
する第１、第２のローカルバッファを備える前記第１の
バス制御装置および前記第２のバス制御装置と、それぞ
れ前記第２のシステムバスから受け取った命令、データ
を格納する第３、第４のローカルバッファを備える前記
第３のバス制御装置および前記第４のバス制御装置とを
有する。
テムは、前記本発明の第１、第５、第６または第７のの
多重化バスの順序保証システムであって、それぞれ前記
第１のシステムバスから受け取った命令、データを格納
する第１、第２のローカルバッファを備える前記第１の
バス制御装置および前記第２のバス制御装置と、それぞ
れ前記第２のシステムバスから受け取った命令、データ
を格納する第３、第４のローカルバッファを備える前記
第３のバス制御装置および前記第４のバス制御装置とを
有する。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を示すブロック図である。図１を参照すると、
本発明の実施の形態は、演算装置１と、演算装置２と、
演算装置３と、演算装置４と、バス制御装置５と、バス
制御装置６と、バス制御装置７と、バス制御装置８と、
主記憶装置９と、主記憶装置１０と、演算装置１、演算
装置２、バス制御装置５、およびバス制御装置６を接続
するローカルバス１００と、演算装置３、演算装置４、
バス制御装置７、およびバス制御装置８を接続するロー
カルバス２００と、バス制御装置５、バス制御装置７、
および主記憶装置９を接続するシステムバス３００と、
バス制御装置６、バス制御装置８、および主記憶装置１
０を接続するシステムバス４００とから構成される。
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を示すブロック図である。図１を参照すると、
本発明の実施の形態は、演算装置１と、演算装置２と、
演算装置３と、演算装置４と、バス制御装置５と、バス
制御装置６と、バス制御装置７と、バス制御装置８と、
主記憶装置９と、主記憶装置１０と、演算装置１、演算
装置２、バス制御装置５、およびバス制御装置６を接続
するローカルバス１００と、演算装置３、演算装置４、
バス制御装置７、およびバス制御装置８を接続するロー
カルバス２００と、バス制御装置５、バス制御装置７、
および主記憶装置９を接続するシステムバス３００と、
バス制御装置６、バス制御装置８、および主記憶装置１
０を接続するシステムバス４００とから構成される。
【００１８】また、演算装置１〜４は、主記憶装置９、
１０のデータのコピーを保持できる内部キャッシュ（図
示せず）を備え、各演算装置１〜４内の内部キャッシュ
に該当データが存在しない場合のみローカルバス１０
０、２００に命令を出力する。ここで、システムバス３
００、４００が存在することを多重化と呼ぶ。
１０のデータのコピーを保持できる内部キャッシュ（図
示せず）を備え、各演算装置１〜４内の内部キャッシュ
に該当データが存在しない場合のみローカルバス１０
０、２００に命令を出力する。ここで、システムバス３
００、４００が存在することを多重化と呼ぶ。
【００１９】また、バス制御装置５は、ローカルバス１
００から受信した命令をシステムバス３００に出力する
ための命令を保持するシステムバッファ５１と、システ
ムバス３００から受信した命令をローカルバス１００に
出力するために保持するローカルバッファ５２と、バッ
ファ制御回路５３と、バッファ制御回路５３がローカル
バス１００から受信した命令をシステムバス３００に送
出する、あるいはシステムバス３００から受信した命令
をローカルバス１００に送出するためにそれぞれのバッ
ファに命令を格納するかどうかを判定するためのタグ制
御回路５４（タグ制御回路５４は、すべての演算装置１
〜４の内部キャッシュのデータ情報と主記憶装置９、１
０のデータ情報を持ち、また、受信した命令に対して応
答を返す機能を持つ。この応答を参照してバッファ制御
回路５３が動作を行う）とを持ち、それぞれのバッファ
の制御をバッファ制御回路５３で行う。同様に、バス制
御装置６は、システムバッファ６１と、ローカルバッフ
ァ６２と、バッファ制御回路６３と、タグ制御回路６４
とを持ち、 バス制御装置７は、システムバッファ７１
と、ローカルバッファ７２と、バッファ制御回路７３
と、タグ制御回路７４とを持ち、バス制御装置８は、シ
ステムバッファ８１と、ローカルバッファ８２と、バッ
ファ制御回路８３と、タグ制御回路８４とを持つ。
００から受信した命令をシステムバス３００に出力する
ための命令を保持するシステムバッファ５１と、システ
ムバス３００から受信した命令をローカルバス１００に
出力するために保持するローカルバッファ５２と、バッ
ファ制御回路５３と、バッファ制御回路５３がローカル
バス１００から受信した命令をシステムバス３００に送
出する、あるいはシステムバス３００から受信した命令
をローカルバス１００に送出するためにそれぞれのバッ
ファに命令を格納するかどうかを判定するためのタグ制
御回路５４（タグ制御回路５４は、すべての演算装置１
〜４の内部キャッシュのデータ情報と主記憶装置９、１
０のデータ情報を持ち、また、受信した命令に対して応
答を返す機能を持つ。この応答を参照してバッファ制御
回路５３が動作を行う）とを持ち、それぞれのバッファ
の制御をバッファ制御回路５３で行う。同様に、バス制
御装置６は、システムバッファ６１と、ローカルバッフ
ァ６２と、バッファ制御回路６３と、タグ制御回路６４
とを持ち、 バス制御装置７は、システムバッファ７１
と、ローカルバッファ７２と、バッファ制御回路７３
と、タグ制御回路７４とを持ち、バス制御装置８は、シ
ステムバッファ８１と、ローカルバッファ８２と、バッ
ファ制御回路８３と、タグ制御回路８４とを持つ。
【００２０】バス制御装置５〜８はそれぞれ接続する演
算装置１〜４が出力する命令をアクセスするアドレスの
特定ビットを判断して、「アドレスの特定ビット」＝
“０”のときシステムバス３００へ命令を送出し、「ア
ドレスの特定ビット」＝“１”のときシステムバス４０
０へ命令を送出する機能を備えている。また、バス制御
装置５〜８内の各バッファ制御回路５３、６３、７３、
８３は同期命令処理用に内部フラグを備えている。
算装置１〜４が出力する命令をアクセスするアドレスの
特定ビットを判断して、「アドレスの特定ビット」＝
“０”のときシステムバス３００へ命令を送出し、「ア
ドレスの特定ビット」＝“１”のときシステムバス４０
０へ命令を送出する機能を備えている。また、バス制御
装置５〜８内の各バッファ制御回路５３、６３、７３、
８３は同期命令処理用に内部フラグを備えている。
【００２１】ここで、同期命令とは、演算装置１〜４自
身が発行した命令の実行を順序正しく実行させるために
設けられた命令である。「アドレスの特定ビット」が同
一の命令は、同一のシステムバス３００、システムバス
４００に出力されるので、発行された順序に実行される
が、「アドレスの特定ビット」が異なる場合には異なる
システムバス３００、システムバス４００に出力される
ので、実行順序を守るための機構が必要となる。同期命
令は、この場合の命令の実行順序を守るために設けられ
ている。
身が発行した命令の実行を順序正しく実行させるために
設けられた命令である。「アドレスの特定ビット」が同
一の命令は、同一のシステムバス３００、システムバス
４００に出力されるので、発行された順序に実行される
が、「アドレスの特定ビット」が異なる場合には異なる
システムバス３００、システムバス４００に出力される
ので、実行順序を守るための機構が必要となる。同期命
令は、この場合の命令の実行順序を守るために設けられ
ている。
【００２２】たとえば、演算装置１が、命令Ａ（「アド
レスの特定ビット」＝“０”）、命令Ｂ（「アドレスの
特定ビット」＝“１”）、命令Ｃ（「アドレスの特定ビ
ット」＝“０”）の順序で実行されるようにする場合に
は、演算装置１は、命令Ａ、同期命令、命令Ｂ、命令Ｃ
の順序で命令を発行する。
レスの特定ビット」＝“０”）、命令Ｂ（「アドレスの
特定ビット」＝“１”）、命令Ｃ（「アドレスの特定ビ
ット」＝“０”）の順序で実行されるようにする場合に
は、演算装置１は、命令Ａ、同期命令、命令Ｂ、命令Ｃ
の順序で命令を発行する。
【００２３】次に、本発明の実施の形態の動作について
図１を参照して説明する。バス制御装置５〜８は、それ
ぞれのバッファ制御回路５３、６３、７３、８３内に同
期命令制御用の内部フラグを備えているが、この内部フ
ラグはシステムバス４００側に接続されたバス制御装置
６、８のバッファ制御回路６３、８３の内部フラグのみ
が使用される。
図１を参照して説明する。バス制御装置５〜８は、それ
ぞれのバッファ制御回路５３、６３、７３、８３内に同
期命令制御用の内部フラグを備えているが、この内部フ
ラグはシステムバス４００側に接続されたバス制御装置
６、８のバッファ制御回路６３、８３の内部フラグのみ
が使用される。
【００２４】たとえば、バス制御装置７からローカルバ
ス２００に発行された同期命令をシステムバス４００側
のバス制御装置８で受信するまで、バス制御装置８から
同期命令をローカルバス２００に発行できないように制
御される。すなわち、この内部フラグが論理“１”にな
るまで、システムバス４００側のバス制御装置８はロー
カルバス２００に同期命令を発行できない。初期値とし
て内部フラグは論理“０”を設定しておく。
ス２００に発行された同期命令をシステムバス４００側
のバス制御装置８で受信するまで、バス制御装置８から
同期命令をローカルバス２００に発行できないように制
御される。すなわち、この内部フラグが論理“１”にな
るまで、システムバス４００側のバス制御装置８はロー
カルバス２００に同期命令を発行できない。初期値とし
て内部フラグは論理“０”を設定しておく。
【００２５】演算装置１から同期命令が発行された場
合、ローカルバス１００に同期命令が送出される。主記
憶装置９、１０にアクセスする通常の命令は、「アドレ
スの特定ビット」を判定して、システムバス３００に送
出するのか、システムバス４００に送出するのかをロー
カルバス１００に接続されたバス制御装置５、６が判断
してどちらか片方のバスに送出する。
合、ローカルバス１００に同期命令が送出される。主記
憶装置９、１０にアクセスする通常の命令は、「アドレ
スの特定ビット」を判定して、システムバス３００に送
出するのか、システムバス４００に送出するのかをロー
カルバス１００に接続されたバス制御装置５、６が判断
してどちらか片方のバスに送出する。
【００２６】同期命令がローカルバス１００に送出され
た場合は、バス制御装置５、６は同期命令を受信し、
「アドレスの特定ビット」に関係無く両方のシステムバ
ス３００、システムバス４００に同期命令を出力する。
バス制御装置５内のバッファ制御回路５３はシステムバ
ッファ５１に同期命令を格納して、システムバス３００
に同期命令を出力する。同様に、バス制御装置６内のバ
ッファ制御回路６３はシステムバッファ６１に同期命令
を格納して、システムバス４００に同期命令を出力す
る。
た場合は、バス制御装置５、６は同期命令を受信し、
「アドレスの特定ビット」に関係無く両方のシステムバ
ス３００、システムバス４００に同期命令を出力する。
バス制御装置５内のバッファ制御回路５３はシステムバ
ッファ５１に同期命令を格納して、システムバス３００
に同期命令を出力する。同様に、バス制御装置６内のバ
ッファ制御回路６３はシステムバッファ６１に同期命令
を格納して、システムバス４００に同期命令を出力す
る。
【００２７】このとき、同期命令をシステムバス３０
０、システムバス４００から受信したバス制御装置７、
８は演算装置３、４からローカルバス２００を介して発
行される同期命令のシステムバス３００、システムバス
４００への出力を抑止する。これは、システムバス３０
０、システムバス４００に同期命令が同時に複数発行さ
れるのを抑止して、同期命令の受信側のバス制御装置
７、８の制御を簡単にするための制御である。
０、システムバス４００から受信したバス制御装置７、
８は演算装置３、４からローカルバス２００を介して発
行される同期命令のシステムバス３００、システムバス
４００への出力を抑止する。これは、システムバス３０
０、システムバス４００に同期命令が同時に複数発行さ
れるのを抑止して、同期命令の受信側のバス制御装置
７、８の制御を簡単にするための制御である。
【００２８】バス制御装置７は、システムバス３００に
出力された同期命令を受け付け、バッファ制御回路７３
の指示によりローカルバッファ７２に同期命令を格納す
る。同様にバス制御装置８はシステムバス４００に出力
された同期命令を受け付け、バッファ制御回路８３の指
示によりローカルバッファ８２に同期命令を格納する。
出力された同期命令を受け付け、バッファ制御回路７３
の指示によりローカルバッファ７２に同期命令を格納す
る。同様にバス制御装置８はシステムバス４００に出力
された同期命令を受け付け、バッファ制御回路８３の指
示によりローカルバッファ８２に同期命令を格納する。
【００２９】次に、バス制御装置７はローカルバス２０
０に同期命令を出力する。バス制御装置８はバス制御装
置７が発行した同期命令を受け付け、バッファ制御回路
８３内の「内部フラグ」を論理“０”から論理“１”に
セットする。ローカルバス２００から受け付けた同期命
令はこのフラグの設定にのみ使用され、システムバッフ
ァ８１には格納されない。このとき、バス制御装置７で
はバッファ制御回路７３の指示で、処理中の同期命令を
発行した演算装置１からの命令をローカルバス２００に
出力するのを抑止する。命令の追い越しはなされない。
０に同期命令を出力する。バス制御装置８はバス制御装
置７が発行した同期命令を受け付け、バッファ制御回路
８３内の「内部フラグ」を論理“０”から論理“１”に
セットする。ローカルバス２００から受け付けた同期命
令はこのフラグの設定にのみ使用され、システムバッフ
ァ８１には格納されない。このとき、バス制御装置７で
はバッファ制御回路７３の指示で、処理中の同期命令を
発行した演算装置１からの命令をローカルバス２００に
出力するのを抑止する。命令の追い越しはなされない。
【００３０】バス制御回路８ではバッファ制御回路８３
内の「内部フラグ」が論理“１”にセットされた後に、
バッファ制御回路８３の指示でシステムバス４００から
受信した同期命令をローカルバス２００に出力し、内部
フラグを論理“１”から論理“０”にリセットし、同時
にシステムバス４００に出力する同期命令の抑止を解除
する。
内の「内部フラグ」が論理“１”にセットされた後に、
バッファ制御回路８３の指示でシステムバス４００から
受信した同期命令をローカルバス２００に出力し、内部
フラグを論理“１”から論理“０”にリセットし、同時
にシステムバス４００に出力する同期命令の抑止を解除
する。
【００３１】バス制御装置７はバス制御装置８から発行
された同期命令を受信して、後続の演算装置１からの命
令のローカルバス２００への出力の抑止を解除する。同
時にシステムバス３００に出力する同期命令の抑止を解
除して同期命令の動作を完了する。
された同期命令を受信して、後続の演算装置１からの命
令のローカルバス２００への出力の抑止を解除する。同
時にシステムバス３００に出力する同期命令の抑止を解
除して同期命令の動作を完了する。
【００３２】次に、本発明の実施の形態の動作について
図２、図３、図４を参照してさらに詳細に説明する。図
２、図３、図４は、本発明の実施の形態の動作を示すタ
イムチャートである。
図２、図３、図４を参照してさらに詳細に説明する。図
２、図３、図４は、本発明の実施の形態の動作を示すタ
イムチャートである。
【００３３】図２において、「ＢＵＳ１００−ＲＥＱ」
は演算装置１、２が接続されるローカルバス１００に出
力されたリクエストであり、数字１００は図１の各バス
につけられた番号に対応している。バス制御装置５、
６、７、８に備えられたバッファはリクエストを４ワー
ドまで保持できる。図２〜図４の「Ａ」は命令Ａを示
し、「Ｂ」は命令Ｂを示し、「Ｃ」は命令Ｃを示す。
「同期」は同期命令を示し、バス制御装置５に格納され
る同期命令を「同ｅ」（同期命令ｅｖｅｎ）、バス制御
装置６に格納される同期命令を「同ｏ」（同期命令ｏｄ
ｄ）とする。図３、４において、バス制御装置８のバッ
ファ制御回路８３の「内部フラグ」を内部フラグ８３１
とする。
は演算装置１、２が接続されるローカルバス１００に出
力されたリクエストであり、数字１００は図１の各バス
につけられた番号に対応している。バス制御装置５、
６、７、８に備えられたバッファはリクエストを４ワー
ドまで保持できる。図２〜図４の「Ａ」は命令Ａを示
し、「Ｂ」は命令Ｂを示し、「Ｃ」は命令Ｃを示す。
「同期」は同期命令を示し、バス制御装置５に格納され
る同期命令を「同ｅ」（同期命令ｅｖｅｎ）、バス制御
装置６に格納される同期命令を「同ｏ」（同期命令ｏｄ
ｄ）とする。図３、４において、バス制御装置８のバッ
ファ制御回路８３の「内部フラグ」を内部フラグ８３１
とする。
【００３４】図２〜図４に示す動作は、演算装置１が命
令を出力する場合で、命令Ａ（「アドレスの特定ビッ
ト」＝“０”）、同期命令、命令Ｂ（「アドレスの特定
ビット」＝“１”）、命令Ｃ（「アドレスの特定ビッ
ト」＝“０”）の順で命令が発行される。このとき、命
令Ａと命令Ｂ間では順序保証が必要で、命令Ｂと命令Ｃ
間では順序保証が不要である。命令Ａ、Ｂ、Ｃのアクセ
ス先はローカルバス２００に接続された演算装置３また
は４内の内部キャッシュとする。命令Ａ、Ｃはシステム
バス３００を使用して、命令Ｂはシステムバス４００を
使用する。命令Ａ、Ｂの順序保証はローカルバス２００
に出力されるときに順序が保証されれば良い。
令を出力する場合で、命令Ａ（「アドレスの特定ビッ
ト」＝“０”）、同期命令、命令Ｂ（「アドレスの特定
ビット」＝“１”）、命令Ｃ（「アドレスの特定ビッ
ト」＝“０”）の順で命令が発行される。このとき、命
令Ａと命令Ｂ間では順序保証が必要で、命令Ｂと命令Ｃ
間では順序保証が不要である。命令Ａ、Ｂ、Ｃのアクセ
ス先はローカルバス２００に接続された演算装置３また
は４内の内部キャッシュとする。命令Ａ、Ｃはシステム
バス３００を使用して、命令Ｂはシステムバス４００を
使用する。命令Ａ、Ｂの順序保証はローカルバス２００
に出力されるときに順序が保証されれば良い。
【００３５】本来命令Ａ、命令Ｃで扱うデータは、主記
憶装置９に格納されているべきであるが、演算装置３あ
るいは演算装置４の内部キャッシュに格納されており、
まだ、主記憶装置９に書き込まれていないものとする。
また、命令Ｂで扱うデータは、主記憶装置１０に格納さ
れているべきであるが、演算装置３あるいは演算装置４
の内部キャッシュに格納されており、まだ主記憶装置１
０に格納されていないものとする。
憶装置９に格納されているべきであるが、演算装置３あ
るいは演算装置４の内部キャッシュに格納されており、
まだ、主記憶装置９に書き込まれていないものとする。
また、命令Ｂで扱うデータは、主記憶装置１０に格納さ
れているべきであるが、演算装置３あるいは演算装置４
の内部キャッシュに格納されており、まだ主記憶装置１
０に格納されていないものとする。
【００３６】次に、図２に記したＴ１〜Ｔ９の各タイミ
ングにしたがって動作を説明する。まず、ローカルバス
１００に演算装置１から命令Ａを発行し（図２Ｔ１）、
次に同期命令を発行し（図２Ｔ２）、次に命令Ｂを発行
し（図２Ｔ３）、次に命令Ｃを発行する（図２Ｔ４）。
バス制御装置５、６はローカルバス１００に出力された
命令を受信して、それぞれのバッファ制御回路５３、６
３とタグ制御回路５４、６４の判定にしたがいシステム
バッファ５１、６１に格納する。
ングにしたがって動作を説明する。まず、ローカルバス
１００に演算装置１から命令Ａを発行し（図２Ｔ１）、
次に同期命令を発行し（図２Ｔ２）、次に命令Ｂを発行
し（図２Ｔ３）、次に命令Ｃを発行する（図２Ｔ４）。
バス制御装置５、６はローカルバス１００に出力された
命令を受信して、それぞれのバッファ制御回路５３、６
３とタグ制御回路５４、６４の判定にしたがいシステム
バッファ５１、６１に格納する。
【００３７】バス制御装置５は、命令Ａをシステムバッ
ファ５１に取りこみ（図２Ｔ２）、同様に同期命令ｅｖ
ｅｎをシステムバッファ５１に取りこみ（図２Ｔ３）、
命令Ｃをシステムバッファ５１に取りこむ（図２Ｔ
５）。システムバッファ５１は４命令格納できるので命
令Ａがシステムバス３００に出力されるまで４サイクル
必要であり、Ｔ６のタイミングでシステムバス３００に
命令Ａが出力される（図２Ｔ６）。同様に同期命令がシ
ステムバス３００に出力され（図２Ｔ７）、命令Ｃがに
システムバス３００に出力される（図２Ｔ９）。
ファ５１に取りこみ（図２Ｔ２）、同様に同期命令ｅｖ
ｅｎをシステムバッファ５１に取りこみ（図２Ｔ３）、
命令Ｃをシステムバッファ５１に取りこむ（図２Ｔ
５）。システムバッファ５１は４命令格納できるので命
令Ａがシステムバス３００に出力されるまで４サイクル
必要であり、Ｔ６のタイミングでシステムバス３００に
命令Ａが出力される（図２Ｔ６）。同様に同期命令がシ
ステムバス３００に出力され（図２Ｔ７）、命令Ｃがに
システムバス３００に出力される（図２Ｔ９）。
【００３８】バス制御装置６は同期命令ｏｄｄをシステ
ムバッファ６１に取りこみ（図２Ｔ３）、命令Ｂをシス
テムバッファ６１に取りこむ（図２Ｔ４）。次に、同期
命令ｏｄｄがシステムバス４００に出力され（図２Ｔ
７）、命令Ｂがシステムバス４００に出力される（図２
Ｔ８）。
ムバッファ６１に取りこみ（図２Ｔ３）、命令Ｂをシス
テムバッファ６１に取りこむ（図２Ｔ４）。次に、同期
命令ｏｄｄがシステムバス４００に出力され（図２Ｔ
７）、命令Ｂがシステムバス４００に出力される（図２
Ｔ８）。
【００３９】次に、図３に記したＴ６〜Ｔ１３の各タイ
ミングにしたがって動作を説明する。システムバス３０
０に出力された命令Ａ（図３Ｔ６）は、バス制御装置７
に取り込まれ、ローカルバッファ７２に格納される（図
３Ｔ７）。同様に同期命令ｅｖｅｎがローカルバッファ
７２に取り込まれ（図３Ｔ８）、命令Ｃがローカルバッ
ファ７２に取り込まれる（図３Ｔ１０）。ローカルバッ
ファ７２は４命令格納できるので、命令Ａがローカルバ
ス２００に出力されるまで４Ｔ必要であり、Ｔ１１のタ
イミングでローカルバス２００に出力される（図３Ｔ１
１）。同期命令ｅｖｅｎまでは同様にローカルバス２０
０に出力される（図３Ｔ１２）が、同期命令ｅｖｅｎを
ローカルバス２００に出力したことで、後続の命令Ｃは
ローカルバッファ７２中でローカルバス２００への出力
が抑止される（図３Ｔ１３）。
ミングにしたがって動作を説明する。システムバス３０
０に出力された命令Ａ（図３Ｔ６）は、バス制御装置７
に取り込まれ、ローカルバッファ７２に格納される（図
３Ｔ７）。同様に同期命令ｅｖｅｎがローカルバッファ
７２に取り込まれ（図３Ｔ８）、命令Ｃがローカルバッ
ファ７２に取り込まれる（図３Ｔ１０）。ローカルバッ
ファ７２は４命令格納できるので、命令Ａがローカルバ
ス２００に出力されるまで４Ｔ必要であり、Ｔ１１のタ
イミングでローカルバス２００に出力される（図３Ｔ１
１）。同期命令ｅｖｅｎまでは同様にローカルバス２０
０に出力される（図３Ｔ１２）が、同期命令ｅｖｅｎを
ローカルバス２００に出力したことで、後続の命令Ｃは
ローカルバッファ７２中でローカルバス２００への出力
が抑止される（図３Ｔ１３）。
【００４０】システムバス４００に出力された同期命令
ｏｄｄ（図３Ｔ７）は、バス制御装置８に取り込まれ、
ローカルバッファ８２に格納される（図３Ｔ８）。同様
に命令Ｂもローカルバッファ８２に取り込まれる（図３
Ｔ９）。同期命令ｏｄｄはバッファ制御回路８３内の内
部フラグ８３１が論理“０”（リセット状態）である
（図３Ｔ１０）ので、ローカルバス２００への同期命令
ｏｄｄの出力が抑止される（図３Ｔ１１）。このため後
続の命令Ｂもローカルバッファ８２内で待ち合わせとな
る。
ｏｄｄ（図３Ｔ７）は、バス制御装置８に取り込まれ、
ローカルバッファ８２に格納される（図３Ｔ８）。同様
に命令Ｂもローカルバッファ８２に取り込まれる（図３
Ｔ９）。同期命令ｏｄｄはバッファ制御回路８３内の内
部フラグ８３１が論理“０”（リセット状態）である
（図３Ｔ１０）ので、ローカルバス２００への同期命令
ｏｄｄの出力が抑止される（図３Ｔ１１）。このため後
続の命令Ｂもローカルバッファ８２内で待ち合わせとな
る。
【００４１】次に、バッファ制御回路８３内の内部フラ
グ８３１はバス制御装置７から出力されたローカルバス
２００の同期命令ｅｖｅｎにより論理“１”にセットさ
れる（図３Ｔ１３）。
グ８３１はバス制御装置７から出力されたローカルバス
２００の同期命令ｅｖｅｎにより論理“１”にセットさ
れる（図３Ｔ１３）。
【００４２】次に、図４に記したＴ１３〜Ｔ１７の各タ
イミングにしたがって動作を説明する。バス制御装置８
内のバッファ制御回路８３のフラグが論理“１”にセッ
トされる（図４Ｔ１３）と、ローカルバッファ８２内に
格納されていた同期命令ｏｄｄのローカルバス２００へ
の出力の抑止が解除される（図４Ｔ１４）。この同期命
令ｏｄｄはローカルバス２００に出力され（図４Ｔ１
５）、同様に命令Ｂもローカルバス２００に出力される
（図４Ｔ１６）。ローカルバス２００に同期命令ｏｄｄ
が出力される（図４Ｔ１５）と、バッファ制御回路８３
内の内部フラグ８３１が論理“０”にリセットされる
（図４Ｔ１６）。バス制御装置７では同期命令ｏｄｄを
受け取り、ローカルバッファ７２内に格納されていた命
令Ｃのローカルバス２００への出力の抑止を解除し（図
４Ｔ１６）、命令Ｃがローカルバス２００に出力される
（図４Ｔ１７）。
イミングにしたがって動作を説明する。バス制御装置８
内のバッファ制御回路８３のフラグが論理“１”にセッ
トされる（図４Ｔ１３）と、ローカルバッファ８２内に
格納されていた同期命令ｏｄｄのローカルバス２００へ
の出力の抑止が解除される（図４Ｔ１４）。この同期命
令ｏｄｄはローカルバス２００に出力され（図４Ｔ１
５）、同様に命令Ｂもローカルバス２００に出力される
（図４Ｔ１６）。ローカルバス２００に同期命令ｏｄｄ
が出力される（図４Ｔ１５）と、バッファ制御回路８３
内の内部フラグ８３１が論理“０”にリセットされる
（図４Ｔ１６）。バス制御装置７では同期命令ｏｄｄを
受け取り、ローカルバッファ７２内に格納されていた命
令Ｃのローカルバス２００への出力の抑止を解除し（図
４Ｔ１６）、命令Ｃがローカルバス２００に出力される
（図４Ｔ１７）。
【００４３】以上の説明においては、ローカルバスに接
続される演算装置が２であるが、３以上であってもよ
い。また、システムバスに接続されるバス制御装置が２
であるが、３以上であってもよい。このように、システ
ムの大規模化にも対応できる。
続される演算装置が２であるが、３以上であってもよ
い。また、システムバスに接続されるバス制御装置が２
であるが、３以上であってもよい。このように、システ
ムの大規模化にも対応できる。
【００４４】
【発明の効果】本発明の第１の効果は、多重化されたバ
スに対する命令の順序を保証することが可能となること
である。
スに対する命令の順序を保証することが可能となること
である。
【００４５】その理由は、異なるバスに対して発行され
た命令の順序を保証するように同期命令が定義されてい
るからである。
た命令の順序を保証するように同期命令が定義されてい
るからである。
【００４６】また、第２の効果は、演算装置が他の演算
装置から受け取ったリクエストの順序を保証できること
である。
装置から受け取ったリクエストの順序を保証できること
である。
【００４７】その理由は、演算装置に対する命令の順序
を同期命令により保証するからである。
を同期命令により保証するからである。
【００４８】本発明の第３の効果は、命令を出す演算装
置のハードウェア量が増加しないことである。
置のハードウェア量が増加しないことである。
【００４９】その理由は、バス制御装置が、同期命令に
より、命令の順序を保証するからである。
より、命令の順序を保証するからである。
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
【図３】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
【図４】本発明の実施の形態の動作を示すフローチャー
トである。
トである。
１ 演算装置 ２ 演算装置 ３ 演算装置 ４ 演算装置 ５ バス制御装置 ６ バス制御装置 ７ バス制御装置 ８ バス制御装置 ９ 主記憶装置 １０ 主記憶装置 ５１ システムバッファ ５２ ローカルバッファ ５３ バッファ制御回路 ５４ タグ制御回路 ６１ システムバッファ ６２ ローカルバッファ ６３ バッファ制御回路 ６４ タグ制御回路 ７１ システムバッファ ７２ ローカルバッファ ７３ バッファ制御回路 ７４ タグ制御回路 ８１ システムバッファ ８２ ローカルバッファ ８３ バッファ制御回路 ８４ タグ制御回路 １００ ローカルバス ２００ ローカルバス ３００ システムバス ４００ システムバス ８３１ 内部フラグ
Claims (8)
- 【請求項１】 第１のシステムバスと、第２のシステム
バスと、前記第１のシステムバスに接続される第１の主
記憶装置と、前記第１のシステムバスに接続される第１
のバス制御装置と、前記第１のシステムバスに接続され
る第２のバス制御装置と、前記第２のシステムバスに接
続される第２の主記憶装置と、前記第２のシステムバス
に接続される第３のバス制御装置と、前記第２のシステ
ムバスに接続される第４のバス制御装置と、内部キャッ
シュを持つ第１の演算装置と、内部キャッシュを持つ第
２の演算装置と、内部キャッシュを持つ第３の演算装置
と、内部キャッシュを持つ第４の演算装置と、前記第１
のバス制御装置、前記第３のバス制御装置、前記第１の
演算装置、および前記第２の演算装置を接続する第１の
ローカルバスと、前記第２のバス制御装置、前記第４の
バス制御装置、前記第３の演算装置、および前記第４の
演算装置を接続する第２のローカルバスとを備え、前記
第１の演算装置または前記第２の演算装置からの前記第
１の主記憶装置のデータを扱う第１の命令および前記第
１の演算装置または前記第２の演算装置からの前記第２
の主記憶装置のデータを扱う第２の命令間の実行順序の
保証に際し、前記第１の命令、同期命令、前記第２の命
令の順序で前記第１のローカルバスに発行する前記第１
の演算装置または前記第２の演算装置と、前記第１の命
令で扱うデータが前記第３の演算装置または前記第４の
演算装置の内部キャッシュに存在するかどうかを判定
し、前記第１の命令および前記同期命令を前記第１のシ
ステムバスを介して前記第２のバス制御装置に発行する
前記第１のバス制御装置と、前記第２の命令で扱うデー
タが前記第３の演算装置または前記第４の演算装置の内
部キャッシュに存在するかどうかを判定し、前記同期命
令および前記第２の命令を前記第２のシステムバスを介
して前記第４のバス制御装置に発行する前記第３のバス
制御装置と、前記同期命令にしたがって前記第１の命
令、前記第２の命令の順序で実行されるように制御する
前記第２のバス制御装置および前記第４のバス制御装置
と、を有することを特徴とする多重化バスの順序保証シ
ステム。 - 【請求項２】 前記同期命令、前記第２の命令を受け取
ると、前記同期命令、前記第２の命令の前記第２のロー
カルバスへの発行を抑止する前記第４のバス制御装置を
有することを特徴とする請求項１記載の多重化バスの順
序保証システム。 - 【請求項３】 前記第１の命令、前記同期命令を受け取
ると、前記第１の命令、前記同期命令を前記第２のロー
カルバスに発行する前記第２のバス制御装置を有するこ
とを特徴とする請求項２記載の多重化バスの順序保証シ
ステム。 - 【請求項４】 前記第２のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取り、発
行を抑止していた前記同期命令、前記第２の命令を前記
第２のローカルバスへ発行する前記第４のバス制御装置
を有することを特徴とする請求項３記載の多重化バスの
順序保証システム。 - 【請求項５】 前記第４のバス制御装置から前記第２の
ローカルバスに発行された前記同期命令を受け取ると、
前記第１の命令、前記同期命令以降に前記第１のシステ
ムバスを介して受け取った命令の前記第２のローカルバ
スへの発行を行う前記第２のバス制御装置を有すること
を特徴とする請求項４記載の多重化バスの順序保証シス
テム。 - 【請求項６】 制御用の内部フラグを持ち、前記第２の
バス制御装置から前記第２のローカルバスに発行された
前記同期命令を受け取ると、前記内部フラグをセット
し、前記第２のシステムバスから受け取った前記同期命
令を前記第２のローカルバスに発行すると、前記内部フ
ラグをリセットする前記第４のバス制御装置を有するこ
とを特徴とする請求項５記載の多重化バスの順序保証シ
ステム。 - 【請求項７】 それぞれ前記第１のローカルバスに発行
された命令、データを格納する第１、第３のシステムバ
ッファを備える前記第１のバス制御装置および前記第３
のバス制御装置と、それぞれ前記第２のローカルバスに
発行された命令、データを格納する第２、第４のシステ
ムバッファを備える前記第２のバス制御装置および前記
第４のバス制御装置とを有することを特徴とする請求項
１、請求項５、または請求項６記載の多重化バスの順序
保証システム。 - 【請求項８】 それぞれ前記第１のシステムバスから受
け取った命令、データを格納する第１、第２のローカル
バッファを備える前記第１のバス制御装置および前記第
２のバス制御装置と、それぞれ前記第２のシステムバス
から受け取った命令、データを格納する第３、第４のロ
ーカルバッファを備える前記第３のバス制御装置および
前記第４のバス制御装置とを有することを特徴とする請
求項１、請求項５、請求項６または請求項７記載の多重
化バスの順序保証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909298A JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20909298A JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040071A true JP2000040071A (ja) | 2000-02-08 |
| JP3467188B2 JP3467188B2 (ja) | 2003-11-17 |
Family
ID=16567159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20909298A Expired - Fee Related JP3467188B2 (ja) | 1998-07-24 | 1998-07-24 | 多重化バスの順序保証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3467188B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327053B2 (en) | 2009-05-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Bus control system and semiconductor integrated circuit |
-
1998
- 1998-07-24 JP JP20909298A patent/JP3467188B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327053B2 (en) | 2009-05-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Bus control system and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3467188B2 (ja) | 2003-11-17 |
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