JPH06103155A - 共有メモリ制御方法及び共有メモリ制御装置 - Google Patents

共有メモリ制御方法及び共有メモリ制御装置

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JPH06103155A
JPH06103155A JP4112188A JP11218892A JPH06103155A JP H06103155 A JPH06103155 A JP H06103155A JP 4112188 A JP4112188 A JP 4112188A JP 11218892 A JP11218892 A JP 11218892A JP H06103155 A JPH06103155 A JP H06103155A
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Abstract

(57)【要約】 【目的】 共有メモリを有する多重プロセッサシステム
中のメモリブロックにアクセスを許可する方法と装置が
提供される。 【構成】 共有メモリ内の非連続なデータ構造をアクセ
スできる複数のプロセッサを有する共通メモリ制御装置
において、複数のアドレスをストアするメモリバンク
と、リクエストデータ構造のスタートアドレスをメモリ
バンク中のアドレスと比較する比較手段と、開放セマフ
ォアが閉鎖になるまで、リクエストデータ構造のスター
トアドレスを一時的にストアする記憶手段と、リクエス
トデータ構造スタートアドレスがバンクアドレスでない
ときはリクエストデータ構造にメモリアクセスを許可
し、開放セマフォアが閉鎖されたときはリクエストデー
タ構造にメモリアクセスを許可する論理回路手段とを有
し、プロセッサの１つが共有メモリ内のデータ構造への
アクセスを制御するように構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に、電気通信シ
ステムの共有メモリのメモリアクセス制御に関するもの
であり、より詳細には共有メモリシステム中にセマフォ
ア（値を持つ部分とプロセスを待ち行列につなぐポイン
タ部を有する構造体をいう）を供給する方法と回路に関
するものである。
【０００２】
【従来の技術】電気通信システムは同期動作している一
対の２重プロセッサをしばしば含んでいる。この２重化
構成は冗長システムであり、そこでは一方のプロセッサ
が故障すると、故障したプロセッサがサービスを止め入
れ替えられるまでの間、通常他方のプロセッサが全ての
動作を行う。
【０００３】システムは通常大きなオブジェクトコード
から構成される大きなサイズのプログラムの実行に依存
している。このオブジェクトコードは電気通信システム
それ自身の呼処理及び保守の双方に関係している。これ
らのプログラムは通常高級手続き言語で記載され、その
後低級実行用オブジェクトコードにコンパイルされる。
プログラマのチームが何年もかかって開発した数百万行
のコードからなるようなプログラムは普通のものではな
い。
【０００４】単一プロセッサ又は同期２重プロセッサシ
ステムにおいて、命令は一度に１ステップづつシーケン
シャルに実行される。しかしながら、そのようなシステ
ムでは、多くのコード行を含むタスクがスケジュールに
従って実行されるマルチタスクを用いると利益が大き
い。最初のタスクが完了する前に１つのタスクが取り換
えられ、一方、他のいくつかのタスクもシーケンシャル
に取り換えられる。しばしば「プロセス」と呼ばれるタ
スクは、各々が多くのコードの行からなるサブルーチン
を用いる。タスクが取り換えられるとき、スケジューラ
がそのタスクを他のタスクと取り換えるまで、プロセッ
サは所定の時間そのタスクを実行する。
【０００５】「スワップ」と言う言葉はここでは「交
換」を意味する。タスクが特別なメモリ位置にデータを
読み書きするとき、他のタスクは同じメモリ位置に読み
出しアクセスを行うような場合が生じる。そのような場
合は、前のタスクが終了するまでメモリをアクセスしな
いような排他的な機構を設けることが必要である。その
場合は、タスクが終了する間の特定の手続き又はタスク
の終了に対して、その手続き又はタスクを実行するプロ
セッサは必然的に手続き又はタスクが終了するまで割り
込みできない状態に置かれる。この割り込みできない状
態は、実行タスクがプロセッサとそれに関係するメモリ
バンクに排他的にアクセスする間、グローバルロック機
構の表示によって達成され、その間他のバンクへの取り
換えは一時的に停止する。そのようなグローバルロック
は、単一プロセッサに対してはプロセッサが待ち状態に
ないので十分なものであると考えられてきた。単一プロ
セッサデータ処理システムが多重プロセッサシステムと
置き換えられるとき、すでに単一プロセッサシステム用
に開発されたコードを多重プロセッサシステム上で走ら
せることは好ましいことである。
【０００６】
【発明が解決しようとする課題】しかしながら、タスク
がグローバルロック条件が表示される間、最初のプロセ
ッサによってタスクが実行される多重プロセッサシステ
ムでは、他のプロセッサは共有メモリからロックアウト
される。これらの他のプロセッサはメモリがアクセスさ
れる前にグローバルロックが再表示されるまで待たねば
ならない。その結果他のプロセッサはその間アイドル状
態となる。この問題は共有メモリの不連続部分をロッキ
ング及び非ロッキングする可能性を提供する機構を実行
することによって解決される。
【０００７】従って、本発明の目的は、多重プロセッサ
基本システム中で読出可能、交換可能な共有メモリへの
アクセスを管理する方法を提供することにある。さら
に、本発明の目的は、同じメモリ空間をアクセスしょう
とするプロセッサ間で競合を避ける方法を供給する。
【０００８】
【課題を解決するための手段】本発明の共通メモリ制御
方法は電気通信システム中で共有メモリ内の不連続なデ
ータ構造をアクセスできる複数のプロセッサを有し、
（ａ）各アドレスがデータ構造のスタートアドレスであ
りオープンセマフォアに対応する複数のアドレスをメモ
リバンク中にストアし、（ｂ）リクエストデータ構造の
スタートアドレスをメモリバンク中のアドレスと比較
し、リクエストデータ構造に対するオープンセマフォア
の存在を決定し、（ｃ）リクエストデータ構造のスター
トアドレスがメモリバンク中にない場合、及びセマフォ
アがリクエストされていない場合は、リクエストデータ
構造にメモリアクセスを許可し、（ｄ）もしデータ構造
のスタートアドレスがメモリバンク中になく、セマフォ
アがリクエストされている場合は、リクエストデータ構
造のスタートアドレスをメモリバンク中にストアするこ
とによってセマフォアをオープンし、（ｅ）もしリクエ
ストデータ構造のスタートアドレスがメモリバンク中の
オープンスタートアドレスと一致する場合は、リクエス
トデータ構造へのアクセスが許可された点で対応するオ
ープンセマフォアが閉鎖になるまで、一時的にリクエス
トデータ構造のスタートアドレスをストアするステップ
を有し、プロセッサの１つがメモリ内のデータ構造への
排他的なアクセスを制御するように構成される。
【０００９】本発明の他の共通メモリ制御方法は電気通
信システム中で不連続なデータ構造を含む共有メモリを
アクセスできる複数のプロセッサを有し、（ａ）リクエ
ストデータ構造のスタートアドレスとメモリ中にストア
された複数のスタートアドレスとを比較し、各スタート
アドレスは共有メモリの各データ構造と関連し、（ｂ）
もし、リクエストデータ構造のスタートアドレスがバン
クアドレス中のスタートアドレスのどれとも一致しない
ならば、リクエストデータ構造にメモリアクセスを許可
し、バンクアドレス中のリクエストデータ構造のスター
トアドレスをスタートし、（ｃ）もし、メモリアドレス
がステップ（ｂ）で許可されないならば、ステップ
（ａ）を繰り返すステップを有し、もし、データ構造が
他のプロセッサによってアクセスされないならば、プロ
セッサの１つが共有メモリ内のデータ構造へのアクセス
を制御するように構成される。
【００１０】本発明の共通メモリ制御装置は電気通信シ
ステム中で共有メモリ内の不連続なデータ構造をアクセ
スできる複数のプロセッサを有し、（ａ）各アドレスが
データ構造のスタートアドレスでありオープンセマフォ
アに対応する複数のアドレスをストアするメモリバンク
と、（ｂ）リクエストデータ構造に対するオープンセマ
フォアの存在を決定するために、リクエストデータ構造
のスタートアドレスをメモリバンク中のアドレスと比較
する比較手段と、（ｃ）メモリバンクにストアされた対
応のオープンセマフォアが閉鎖になるまで、リクエスト
データ構造のスタートアドレスを一時的にストアする記
憶手段と、（ｄ）もしリクエストデータ構造スタートア
ドレスがバンクアドレスでないときはリクエストデータ
構造にメモリアクセスを許可し、対応するオープンセマ
フォアが閉鎖されたときはリクエストデータ構造にメモ
リアクセスを許可する論理回路手段とを有し、プロセッ
サの１つがメモリ内のリクエストデータ構造へのメモリ
アクセスを制御するように構成される。
【００１１】
【作用】メモリブロックに排他的にアクセスするメモリ
リクエストが許可されると、ブロックメモリのスタート
アドレスがレジスタバンク中に置かれ、それによってセ
マフォアがオープンされる。後続のメモリアクセスリク
エストのメモリブロックスタートアドレスはレジスタバ
ンク中のオープンセマフォアに対応するスタートアドレ
スと比較され、もし一致が検出されると、リクエストさ
れたメモリブロックへのアクセスは拒否される。アクセ
スが拒否されたリクエストに関連するスタートアドレス
は一時バッファに置かれ、そのリクエストは対応するオ
ープンセマフォアが閉鎖された後にアクセスが許可され
る。メモリアクセスがオープンセマフォアになったメモ
リブロックにメモリアクセスが許可されたリクエストは
セマフォアが閉鎖されるまでそのメモリブロックに排他
的にアクセスされる。
【００１２】
【実施例】図１は本発明の一実施例の共有メモリを有す
る多重プロセッサシステムのブロック図である。図１に
おいて、Ｍ個のプロセッサ１４はＬ×Ｍスイッチ１３に
よってＬ個の共有メモリモジュール１２に接続され、
（Ｌ＋Ｍ）×Ｍスイッチ１５を経由してＮ個のリンクハ
ンドラ１６に接続される。このリンクハンドラ１６はプ
ロセッサ１４間のインタフェースと他の装置への伝送リ
ンクを供給する。
【００１３】図２は図１に示される本発明の一実施例の
メモリモジュールのブロック図である。図２において、
各メモリモジュール１２はセマフォアコントローラ２
０、メモリコントローラ２１、入力待ち行列２２及び出
力待ち行列２３を含むメモリアクセス制御回路１８に接
続されるメモリ１７を含む。各入力待ち行列２２と出力
待ち行列２３はメモリリクエストをキュウイング及びス
トアする第１の先入れ先出し（ＦＩＦＯ）バッファと、
プロセッサ１４との間でメモリリクエストの送受信を行
うインタフェース回路とを含んでいる。
【００１４】セマフォアコントローラ２０はオープンセ
マフォアと解除セマフォアに対する機構を有する。プロ
セッサが共有メモリモジュール１２中のストアされたデ
ータ構造にアクセスをリクエストする場合は、セマフォ
アはデータ構造に排他的にアクセスするようにオープン
される。関連のオープンセマフォアを有する同じデータ
構造に対する他のプロセッサの１つからのリクエストは
競合状態にあると考えられ、中止される。セマフォアが
解除されるとそのデータ構造に対する他のリクエストは
許可される。
【００１５】メモリコントローラ２１はセマフォアコン
トローラ２０から受信したメモリ読出コマンドとメモリ
書込みコマンドを実行する。メモリ読出コマンドの場合
は、メモリコントローラ２１はリクエストデータを読出
し、読出リクエストを発信するプロセッサに読出れたデ
ータを送り返す。
【００１６】図３は図２に示されるセマフォアコントロ
ーラ２０の詳細ブロック図である。図３のセマフォアコ
ントローラ２０はメモリアクセスリクエストを含む入力
待ち行列２２からのフォーマットコマンドの受信に適応
するフォーマット回路３０を含む。フォーマット回路３
０は、リクエスト処理回路によって要求される関連デー
タビットのみを含む１つのフォーマットリクエストをト
リガ回路３１に送出する。トリガ回路３１は単一リクエ
ストバッファ３１１、保持制御回路３１２及び保持レジ
スタバンク３１３を含む。
【００１７】トリガ回路３１の主な機能は１つの入力メ
モリリクエストと保持レジスタバンク３１３中にストア
された複数の前のリクエストとを比較することである。
単一リクエストバッファ３１１中の１つのフォーマット
リクエストは、もし保持レジスタバンク３１３中の対応
のアドレスと一致すれば、領域"Ｈ"中にビットをセット
することによってタグされる。保持レジスタバンク３１
３中のアドレスとリクエストアドレスとの一致はオープ
ンセマフォアを有する競合に相当する。保持レジスタバ
ンク３１３に付加される（保持レジスタが満杯のときは
付加されない）オープンセマフォアリクエストはセマフ
ォアコントローラ２０中の領域"Ｆ"にビットをセットす
ることによってタグされる。これらのリクエストは後
に、スペースが使用できるときに保持レジスタバンク３
１３に付加される。
【００１８】全てのタグされ及びタグされないリクエス
トは一時命令バッファ３２中に一時的にストアされる。
単一リクエストバッファ３１１中に置かれフォーマット
された入力コマンドは、原リクエストワードに連結され
た２つの付加タグビットを有する一時命令バッファ３２
送出される。これらのビットはアドレス一致又は保持レ
ジスタバンク３１３の満杯状態のいずれかに対応するタ
グ情報を含む。単一リクエストバッファ３１１は保持制
御回路３１２によって与えられる受信保持制御信号３１
４及び保持レジスタバンク３１３によって与えられる信
号３１５に接続される。保持制御回路３１２と保持レジ
スタバンク３１３はそれぞれ、信号線３１６と信号線３
１７を経由して単一リクエストバッファ３１１に接続さ
れ、それぞれ制御信号３１４と制御信号３１５によって
１つのリクエストを受信する。保持レジスタバンク３１
３は、信号線３３を経由して一時命令バッファ３２から
信号を受信する。保持レジスタバンク３１３と一時命令
バッファ３２は共に内容アドレスメモリバンクである。
一時命令バッファ３２はリクエストの最大数を処理でき
るので決してオーバーフローしない。この最大数は共有
メモリをアクセスするプロセッサの数に等しい。一時命
令バッファ３２のエントリの数は継続しているリクエス
トの数に等しい。各プロセッサ１４は所定の時間で１つ
の継続中のリクエストによって制限される。このよう
に、入力リクエストに対してバッファ中には常に空きが
ある。
【００１９】論理ゲートを有するバッファ制御回路３４
は一時命令バッファ３２中にストアされた情報を順序づ
けかつ制御する主な機能を有し、時命令バッファ３２、
保持制御回路３１２及び解除制御回路３５に制御信号を
与える。解除制御回路３５はバッファ制御信号３７に応
答して、かつ後に述べるように、一時命令バッファ３２
中にストアされたビットの状態に応じて共有メモリにア
クセスする適応論理回路である。本発明の回路はここに
記述された内容によってこの分野の当業者ならば市販の
部品を用いて容易に実現できる。
【００２０】図１から図４によて本発明の動作を説明す
る。図４はフォーマット回路３０、保持レジスタバンク
３１３、単一リクエストバッファ３１１及び一時命令バ
ッファ３２におけるデータフォーマットを示す。プロセ
ッサ１４が共有メモリモジュール１２の１つにストアさ
れたデータ構造にアクセスをリクエストする場合には、
共有メモリモジュール１２の各入力待ち行列２２にリク
エストを送出する。フォーマット回路３０は先入れ先出
し（ＦＩＦＯ）によって各入力メモリアクセスリクエス
トを受信し、（バースト長のような）セマフォアコント
ローラ２０に必須でない不要な情報を取り去って、その
リクエストを圧縮したリクエストに変換する。その不要
な情報が取り去られた情報は、後にメモリコントローラ
２１によって処理するために、プロセッサの識別子と一
緒に小さなランダムアクセスメモリ（ＲＡＭ）（図示さ
れていない）にストアされる。
【００２１】メモリコントローラ２１はメモリアクセス
が行われたときその後ＲＡＭをアクセスする。圧縮され
たフォーマットは３つの主要な情報領域を有する。これ
らの第１の領域はアクセスが行われるメモリブロックの
スタートアドレスに対応する。リクエストブロックの各
スタートアドレスは典型的にはデータ構造のスタートア
ドレスに対応する。メモリ読出及び書込はしばしば単一
ワードモードではなくバーストモードで実行される。メ
モリのバーストが全データ構造にアクセスするとき、バ
ーストモードは多重ワードがメモリに書込又はメモリか
ら読出されるようにする。第２の領域はリクエストのタ
イプに関する情報を含む。第３の領域は、共有メモリモ
ジュール１２にストアされたデータ構造にアクセスをリ
クエストする特別のプロセッサ１４の識別番号に対応す
る。
【００２２】トリガ回路３１は、セマフォアがオープン
される必要がないメモリ読出書込リクエスト、メモリ読
出及びオープンセマフォアリクエスト、セマフォアの閉
鎖を要求するメモリ書込リクエスト及びセマフォア解除
リクエストの形でフォーマット回路３０から入力コマン
ドを受信する。データ構造に関するセマフォアが許可さ
れると、その許可が撤回されるまで他のリクエストはそ
のデータ構造又は共有メモリ内のブロックにアクセスす
ることができなくなる。
【００２３】各入力フォーマットリクエストは単一リク
エストバッファ３１１にストアされる。保持制御回路３
１２内の論理回路は単一リクエストバッファ３１１中の
共有メモリに置かれたリクエストメモリブロックのリク
エストスタートアドレスを保持レジスタバンク３１３中
の全てのアドレスと比較する。保持レジスタバンク３１
３中にストアされた各アドレスはオープンセマフォア条
件と関係づけられる。特別のメモリブロックに対応する
オープンセマフォアが許可されたプロセッサはそのメモ
リブロックに排他的にアクセスする。もし、単一リクエ
ストバッファ３１１中のスタートアドレスが保持レジス
タバンク３１３中のアドレスの１つと一致し、そのリク
エストがオープンセマフォアに対応する書込リクエスト
であると、単一リクエストバッファ３１１は一致とされ
たものとしてタグされ、保持制御回路３１２は単一リク
エストバッファ３１１中の入力コマンドに続く２つのビ
ットの１つを表示する"Ｈ"領域にビットを設定する。"
Ｈ"ビット領域にビットを設定するということは、単一
リクエストバッファ３１１中の現在のリクエストが同じ
データ構造のオープンセマフォアと一致するデータ構造
にアクセスをリクエストすることに対応している。"Ｈ"
（保持）ビットが設定されると、バッファ制御回路３４
は、少なくともオープンセマフォアが同じデータ構造に
対して解除されるまで、一時命令バッファ中の現在のリ
クエストを維持する。その時に中止されていた現在のリ
クエストは処理される。
【００２４】セマフォアが解除されたとき、データ構造
の対応スタートアドレスは保持レジスタバンク３１３内
にストアされた複数のアドレスから取り除かれる。も
し、単一リクエストバッファ３１１中のスタートアドレ
スが保持レジスタバンク３１３中のアドレスと一致せ
ず、そのリクエストがオープンセマフォア条件に対応す
る書込リクエストであるときは、レジスタに空きがあれ
ば、このリクエストは保持レジスタバンク３１３にスト
アされた複数のアドレスに加えられる。この場合、"Ｈ"
ビットはクリアされ、リクエストは一時命令バッファ３
２に送出される。そのようなリクエストは一時命令バッ
ファ３２中で中止されず、先入れ先出し（ＦＩＦＯ）の
順序で同じクラスの他のリクエストと一緒にバッファ制
御回路３４によって処理される。一般に、どれかのリク
エストプロセッサによって発生された書込リクエスト
は、オープンセマフォア条件に対応する排他的アクセス
リクエストに先行する。前述のメカニズムによって全て
の書込リクエストがデータ構造のアクセスに対してクリ
アされるように保持レジスタバンク３１３中にリクエス
トをコピーする。排他的アクセスリクエストが先行する
という仮定はハードウエアを非常に簡単にする。これは
特別のデータ構造を制御するセマフォアを保持するプロ
セッサに属する書込リクエストのみの代わりに、一時命
令バッファ３２を介して全ての書込リクエストが許可さ
れるからである。
【００２５】全てのメモリ読出及びセマフォアリクエス
トは保持レジスタバンク３１３の現在のアドレスと比較
される。もし、アドレスの一致が検出されると（そのデ
ータと関連するデータ構造に対するオープンセマフォア
を示す）、リクエストに対する"Ｈ"ビットは設定され、
そのリクエストはそのリクエストが一時的に保持される
一時命令バッファ３２に送出される。
【００２６】もし保持レジスタバンク３１３が有効なエ
ントリで満たされ、レジスタに空きがなければ、単一リ
クエストバッファ３１１中のオープンセマフォアリクエ
ストは一時命令バッファ３２にパスされ、"Ｆ"で表示さ
れる第２のタグビットが設定され、少なくとも保持レジ
スタバンク３１３中にレジスタが空きになるまでリクエ
ストは中止されねばならないことを表示する。レジスタ
が使用できるようになると、このリクエストは保持レジ
スタバンク３１３内にストアされた複数のアドレスに加
えられ、新たなセマフォアがオープンされる。
【００２７】一時命令バッファ３２は、リクエストセマ
フォアでなく保持レジスタバンク３１３中でオープンセ
マフォアと衝突するリクエストメモリ読出リクエストの
次のクラスにバッファリングを実行する。その後解除さ
れるセマフォアを待つ。セマフォアリクエストは保持レ
ジスタバンク３１３中にストアされたセマフォアリクエ
ストに対応するストアされたアドレスに加えられるべき
であるが、同じアドレスブロックをリクエストするオー
プンセマフォアが存在する故に保持レジスタバンク３１
３に加えることができない。また、セマフォアリクエス
トは保持レジスタバンク３１３が一時的に満杯であると
きに保持レジスタバンク３１３中にストアされたセマフ
ォアリクエストに加えられない。さらに、メモリアクセ
スはＦＩＦＯの順序でコマンドと解除制御回路３５によ
って一度に１つ処理され許可される。
【００２８】一時命令バッファ３２中のリクエストは保
持ビットをクリアする解除制御回路３５によってのみ解
除される。データ構造にアクセスする許可の全ての条件
はそのリクエストがクリアされた両方のタグビットを有
するということである。一時命令バッファ３２中のリク
エストは選択され、その後解除制御回路３５によって一
度に１つ抽出され、もしタグビットがクリアされたなら
ば、メモリコントローラ２１に送出される。リクエスト
データ構造のアドレス領域、関連するプロセッサの識別
番号、及び実行されるべきメモリコマンドのタイプを含
むワード形式でリクエストを受信しているメモリコント
ローラ２１は、そのリクエストと関連する動作を実行す
る。
【００２９】解除セマフォアコマンドは保持制御回路３
１２で処理されない唯一の保持コマンドである。解除セ
マフォアコマンドはコマンドが一時命令バッファ３２か
ら来た後、シーケンスの問題を避けるために解除制御回
路３５によって処理される。もし、この解除が保持制御
回路３１２によって処理されるならば、書込コマンドの
ような同じコマンドに含まれる解除コマンドのようなコ
マンドは読出された関連のオープンセマフォアを有する
プロテクトデータ構造になる。オープンセマフォアの解
除と同時に保持レジスタバンク３１３からの各リクエス
トを取り除く。典型的には、継続中のオープンセマフォ
アリクエストが一時命令バッファ３２中で待っており、
同じデータ構造のセマフォアが解除されたとき、その継
続中のセマフォアリクエストは保持レジスタバンク３１
３内の他のアドレスと一緒にストアされ、一時命令バッ
ファ３２中に"Ｈ"ビットはクリアされる。このように、
一時命令バッファ３２は、条件が許可されるまで、結果
を一時的にストアするメカニズムを供給する。一時命令
バッファ３２はさらに、許可を待っているプロセッサに
よるポーリングを中止する手段を有している。データ構
造へのメモリアクセスがオープンセマフォア又は保持レ
ジスタバンク３１３の満杯によって禁止されない時は、
リクエストは先入れ先出しの順序によって処理される。
【００３０】本発明の回路において、タグ回路を含むが
一時命令バッファ３２を含まない場合は、プロセッサが
セマフォアコントローラ２０にポーリングを供給するシ
ステムでメリットが大きい。
【００３１】もちろん、この発明は電気通信システムに
限定されることなく、プロセッサがデータ構造に排他的
アクセスをする必要がある他のデータシステムにおいて
も使用することができる。
【００３２】本発明のクレームの範囲を逸脱することな
く、上述の実施例に多くの他の変形、追加をすることが
できる。
【００３３】
【発明の効果】以上説明したように、本発明は、多重プ
ロセッサ基本システム中で読出可能、交換可能な共有メ
モリへのアクセスを管理できる。さらに、本発明は、同
じメモリ空間をアクセスしょうとするプロセッサ間で競
合を避けることができる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例の共有メモリを有する
多重プロセッサシステムのブロック図である。
【図２】図２は図１に示される本発明の一実施例のメモ
リモジュールのブロック図である。
【図３】図３は図２に示されるセマフォアコントローラ
２０の回路ブロック図である。
【図４】図４は図３に示され、コマンドとタグ領域を示
すセマフォアコントローラ２０の回路ブロック図であ
る。
【符号の説明】
１２ 共通メモリモジュール １３ Ｌ×Ｍスイッチ １４ プロセッサ １５ （Ｌ＋Ｍ）×Ｍスイッチ １６ リンクハンドラ １７ メモリ １８ メモリアクセス制御回路 ２０ セマフォアコントローラ ２１ メモリコントローラ ２２ 入力待ち行列 ２３ 出力待ち行列 ３０ フォーマット回路 ３１ トリガ回路 ３２ 一時命令バッファ ３４ バッファ制御回路 ３５ 解除制御回路 ３１１ 単一リクエストバッファ ３１２ 保持制御回路 ３１３ 保持レジスタバンク

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 共有メモリ内の不連続なデータ構造をア
    クセスできる複数のプロセッサを有するデータ処理シス
    テムにおいて、 （ａ）各アドレスがデータ構造のスタートアドレスであ
    りオープンセマフォアに対応する複数のアドレスをメモ
    リバンク中にストアし、 （ｂ）リクエストデータ構造のスタートアドレスをメモ
    リバンク中のアドレスと比較し、リクエストデータ構造
    に対するオープンセマフォアの存在を決定し、 （ｃ）リクエストデータ構造のスタートアドレスがメモ
    リバンク中にない場合、及びセマフォアがリクエストさ
    れていない場合は、リクエストデータ構造にメモリアク
    セスを許可し、 （ｄ）もしデータ構造のスタートアドレスがメモリバン
    ク中になく、セマフォアがリクエストされている場合
    は、リクエストデータ構造のスタートアドレスをメモリ
    バンク中にストアすることによってセマフォアをオープ
    ンし、 （ｅ）もしリクエストデータ構造のスタートアドレスが
    メモリバンク中のオープンスタートアドレスと一致する
    場合は、リクエストデータ構造へのアクセスが許可され
    た点で対応するオープンセマフォアが閉鎖になるまで、
    一時的にリクエストデータ構造のスタートアドレスをス
    トアする、ステップを有しプロセッサの１つがメモリ内
    のデータ構造への排他的なアクセスを制御することを特
    徴とする共有メモリ制御方法。
  2. 【請求項２】 請求項１において、対応するオープンセ
    マフォアを有しない一時的にストアされた複数のリクエ
    ストは、先入れ先出し順序で一度に１つづつ、アクセス
    が許可されることを特徴とする共有メモリ制御方法。
  3. 【請求項３】 不連続なデータ構造を含む共有メモリを
    アクセスできる複数のプロセッサを有するデータ処理シ
    ステムにおいて、 （ａ）各アドレスがデータ構造のスタートアドレスであ
    りオープンセマフォアに対応する複数のアドレスをメモ
    リバンク中にストアし、 （ｂ）リクエストデータ構造のスタートアドレスを複数
    のストアされたアドレス、すなわち、リクエストデータ
    構造に対するオープンセマフォアの一致を比較し、 （ｃ）最初のタグビットをリクエストデータ構造のスタ
    ートアドレスに関する指定ビット領域中に設定し、もし
    リクエストデータ構造のスタートアドレスがメモリバン
    ク中のアドレスに一致するならば、それによってオープ
    ンセマフォアの存在を示すメモリリクエストをタグし、 （ｄ）もしセマフォアがリクエストデータ構造に対して
    必要ならば、ストアアドレスのフルバンクを表示するた
    めに２番目のタグビットをリクエストデータ構造のスタ
    ートアドレスに関する他の指定ビット領域中に設定し、 （ｅ）バッファ中にタグリクエストをストアし、 （ｆ）命令された方法によってバッファリクエストのど
    れかにメモリアクセスを許可し、タグビットのいずれも
    設定されない時のみリクエストが許可され、 （ｇ）もし、セマフォアが必要であり、メモリバンクが
    満杯でなく、オープンセマフォアがリクエストデータ構
    造のメモリバンク内に存在しないならば、メモリバンク
    中のバッファ内にあるメモリリクエストをストアし、対
    応するリクエストに対するバッファ内のタグビット領域
    のタグビットを設定解除し、 （ｈ）もし、セマフォアがそのリクエストに対して必要
    でなく、オープンセマフォアがメモリバンク内に存在し
    ないならば、バッファ内のリクエストに対応する第１の
    タグビットを設定解除し、 （ｉ）ステップ（ｆ）を繰り返す、ステップを有しプロ
    セッサの１つがメモリ内のデータ構造への排他的なアク
    セスを制御することを特徴とする共有メモリ制御方法。
  4. 【請求項４】 不連続なデータ構造を含む共有メモリを
    アクセスできる複数のプロセッサを有するデータ処理シ
    ステムにおいて、 （ａ）リクエストデータ構造のスタートアドレスとメモ
    リ中にストアされた複数のスタートアドレスとを比較
    し、各スタートアドレスは共有メモリの各データ構造と
    関連し、 （ｂ）もし、リクエストデータ構造のスタートアドレス
    がバンクアドレス中のスタートアドレスのどれとも一致
    しないならば、リクエストデータ構造にメモリアクセス
    を許可し、バンクアドレス中のリクエストデータ構造の
    スタートアドレスをスタートし、 （ｃ）もし、メモリアドレスがステップ（ｂ）で許可さ
    れないならば、ステップ（ａ）を繰り返す、ステップを
    有し、もし、データ構造が他のプロセッサによってアク
    セスされないならば、プロセッサの１つが共有メモリ内
    のデータ構造へのアクセスを制御することを特徴とする
    共有メモリ制御方法。
  5. 【請求項５】 共有メモリ内の不連続なデータ構造をア
    クセスできる複数のプロセッサを有するデータ処理シス
    テムにおいて、 （ａ）各アドレスがデータ構造のスタートアドレスであ
    りオープンセマフォアに対応する複数のアドレスをスト
    アするメモリバンクと、 （ｂ）リクエストデータ構造に対するオープンセマフォ
    アの存在を決定するために、リクエストデータ構造のス
    タートアドレスをメモリバンク中のアドレスと比較する
    比較手段と、 （ｃ）メモリバンクにストアされた対応のオープンセマ
    フォアが閉鎖になるまで、リクエストデータ構造のスタ
    ートアドレスを一時的にストアする記憶手段と、 （ｄ）もしリクエストデータ構造のスタートアドレスが
    バンクアドレスでないときはリクエストデータ構造にメ
    モリアクセスを許可し、対応するオープンセマフォアが
    閉鎖されたときは、リクエストデータ構造にメモリアク
    セスを許可する論理回路手段と、を有し、プロセッサの
    １つが共有メモリを制御し、メモリ内のデータ構造への
    アクセスを制御することを特徴とする共有メモリ制御装
    置。
  6. 【請求項６】 共有メモリ内の不連続なデータ構造をア
    クセスできる複数のプロセッサを有するデータ処理シス
    テムにおいて、 （ａ）各アドレスがデータ構造のスタートアドレスであ
    りオープンセマフォアに対応する複数のアドレスをスト
    アするメモリバンクと、 （ｂ）リクエストデータ構造に対するオープンセマフォ
    アの存在を決定するために、リクエストデータ構造のス
    タートアドレスをメモリバンク中のアドレスと比較する
    比較手段と、 （ｃ）もし、セマフォアがリクエストされ、データ構造
    のスタートアドレスがメモリバンク中にないときは、リ
    クエストデータ構造のスタートアドレスをメモリバンク
    とオープンセマフォアにストアする制御論理回路と、 （ｄ）対応するオープンセマフォアが閉鎖になるまで、
    リクエストデータ構造のスタートアドレスを一時的にス
    トアするためのバッファと、 （ｅ）バッファ内の所定の順序のリクエストを維持する
    ためのバッファ制御回路と、 （ｆ）バッファ内のリクエストへのアクセスを許可する
    ための解除制御回路と、を有し、プロセッサの１つが共
    有メモリを制御し、メモリ内のデータ構造への排他的ア
    クセスを制御することを特徴とする共有メモリ制御装
    置。
  7. 【請求項７】 共有メモリ内の不連続なデータ構造をア
    クセスできる複数のプロセッサを有するデータ処理シス
    テムにおいて、 （ａ）リクエストデータ構造のスタートアドレスを一時
    的にストアするためのリクエストバッファと、 （ｂ）オープンセマフォアに対応するデータ構造スター
    トアドレスをストアするためのリクエストバッファとカ
    ップルされたレジスタバンクと、 （ｃ）リクエストバッファ、レジスタバンク、及びバッ
    ファ制御回路とカップルされ、リクエストバッファ内に
    複数のビットを設定する手段を含み、リクエストバッフ
    ァ内のリクエストデータ構造スタートアドレスとオープ
    ンセマフォアに対応するレジスタバンク内にストアされ
    たアドレスとを比較する手段を含む保持論理回路と、 （ｄ）データ構造にリクエストを一時的にストアし、リ
    クエストバッファとバッファ内の所定の順序のリクエス
    トを維持するバッファ制御回路に応答するバッファと、 （ｅ）バッファ制御回路及びバッファ中のリクエストに
    アクセスを許可するための一時命令バッファに応答する
    解除制御回路と、を有し、プロセッサの１つがメモリ内
    のデータ構造への排他的アクセスを制御することを特徴
    とする共有メモリ制御装置。
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